l'aide FIFO en VHDL

[sameer_ciit]

Bonjour,
Je veux utiliser FIFO composant en VHDL.J'ai réussi à concevoir composante FIFO et il fonctionne très bien, je l'ai testé avec banc d'essai.Mais le problème est que je ne sais pas comment utiliser ce composant dans le code VHDL.
Voici la description du travail que je veux faire.J'ai un autre composant nommé ALU, une instanciation de celui-ci va écrire les données dans FIFO (PUSH) et d'autres lire les données du FIFO (POP).Le code est

Code:

[B IEEE bibliothèque];

ieee.std_logic_1164.all utilisation;entité est exam3

nombre génériques (B: naturelles: = 8; - de bits de données

W: Natural: = 2 - nombre de bits d'adresse

);

port (v10: en std_logic_vector (7 downto 0);

CLK: en std_logic;

V40: std_logic_vector à (7 downto 0));

exam3 fin;structure de l'architecture est exam3alu composant est

port (a, b: en std_logic_vector (7 downto 0);

CLK: en std_logic;

SEL: en std_logic_vector (2 downto 0);

c: std_logic_vector à (7 downto 0));

composante fin;

FIFO composante

génériques (B: naturel, W: naturel);

port (CLK: en std_logic;

e, WR: en std_logic;

w_data: en std_logic_vector (B-1 downto 0);

vide, à pleine std_logic:;

r_data: std_logic_vector à (B-1 downto 0));

composante fin;signal RD, WR, s_empty, s_full: std_logic;

signal V4, V5: std_logic_vector (7 downto 0);

commencer

U3: la carte du port alu (v10, v5, CLK, "101", v40); - XORu_fifo: FIFO

Plan générique (B => B, W => W)

Plan du port (CLK => CLK, e => RD, WR => wr,

w_data => v4, vide => s_empty, complète => s_full, r_data => v5);U2: la carte du port alu (v10, "11111111", CLK, "001", v4); - et

structure d'extrémité;

[/ B]

 

[saraiust]

Salut
Je suis nouveau au VHDL trop!
et je dois faire une FIFO, pourriez-vous m'aider dans tout cela?ASAP?<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Pleure ou très triste" border="0" />

Merci!