Lanuch Verilog-XL erreur dans IC5.0

[benny16]

Salut, lors de l'utilisation des Verilog-XL sim le schéma, qui est indiqué:

SIMULATION OPTION AVERTISSEMENT:
Invalid verilog exécutable verilog
S'il vous plaît vérifier l'existence et / ou les permissions et essayez à nouveau.Sont des chemins relatifs par rapport à exécuter directement.

Appuyez sur OK, je peux ouvrir la fenêtre verilog-XL et vérifier CIW-option-licence », le compositeur virtuose schéma verilog interface" est en marche.

Ainsi, après l'entrée simuli en testhbench.verilog et lancez "start interactif", un avertissement est affiché:
AVERTISSEMENT: VLOGIF [BADFILE GLOBAL]
user-setable variable globale: verilogSimBinary est invalide
sont des chemins relatifs par rapport à courir répertoire OK / CANCEL avorte simulation.

Mon répertoire d'installation de l'IC 5.0 / tools/cds5 et Linux RH7.3

Merci
Benny

 

[Fom]

Je me souviens de Verilog
n'est pas inclus dans IC5.0.Vous avez besoin d'exécuter LDV paquet Verilog.

 

[labodhibo]

Fom est à droite,
Vous devez libérer LDV en place pour VerilogXl
CN est le chemin à parcourir.

Labo

 

[benny16]

IC à 5, le verilog-XL est seulement sim niveau de la porte.Je peux courir dans UNIX, mais peut-être mon PC ont mis en chemin différent.

Observe,
Benny

 

[labodhibo]

PC?
IC5 est pas pris en charge par les fenêtres.Seuls linux.
Labo

 

[OvErFlO]

J'ai eu le même problème,
j'ai installer LDV résoudre ensemble et de fixer un nom de chemin d'accès correct dans le répertoire bin de LDV ...