le problème dans mon projet

[bjzhangwn]

Dans mon projet, le problème est que je utiliser le signal d'entrée (comme DQS 100MHz) pour l'échantillon de l'entrée de la data.usually DQS est synthétisé comme l'horloge, mais dans cette conception, le DQS cann't être synthétisé comme l'horloge, de sorte J'ai la peine, et je ne savais pas comment ajouter le constranit pour les données et la DQS (parce que le DQS n'est pas l'horloge du système, mais je l'utilise pour échantillonner les données), si je did't ajouter le contrainte, et les données échantillonnées sont en partie faux, et la sortance DQS est 20.can quelqu'un donne e d'un conseil?

 

[echo47]

Qu'est-ce que "DQS"? Est-il quelque chose de spécifique à une marque de FPGA?

 

[bibo1978]

Je suppose qu'il voulait dire un signal d'échantillonnage des données, il ne dépend que de vous le FPGA en utilisant R, la contrainte du signal stroboscopique avec biaiser spécifiques et MaxDelay, vous pouvez utiliser lowskewlines ainsi, il dépend aussi de l'attribution des broches.

 

[wolfheart_2001]

si votre horloge FPGA de support multiples a alors il n'ya aucun problème, la traduction sampler entrée ur comme une horloge coutume de nuire à toute la procédure, qui n'avez pas le contenir dans sa liste de sensibilité. Si FPGA ur n'avez supprot horloge multiples a alors il ya un problème, qui est l'outil de synthèse sera intepret toute condition (xxx = '1 'et xxx'event) comme si xxx est une horloge aucune manière u ne peut résoudre ce problème en divisant l'horloge système par 2,4,8, ... pour obtenir le plus proche de l'échantillonneur freq ur ou de l'utilisation de la DLL a si sa prise en charge dans ur FPGA

 

[Sparc]

«Si FPGA ur n'avez supprot horloge multiples a alors il ya un problème, qui est l'outil de synthèse sera intepret toute condition (xxx = '1 'et xxx'event) comme si xxx est une horloge aucune manière" Je suis d'accord avec wolfheart_2001, et le First Look sur ce problème donne la division de l'horloge système, au besoin, comme la solution.