Leonardo Spectrum Clock Constraint Effect

[bozdas]

Salut,

J'ai synthétisé mon travail dans LS avec et sans contrainte de fréquence d'horloge,
J'ai eu des rapports de retard différents (retard plus petit avec contrainte),

est-ce vraiment les effets de la synthèse à chaque fois ou une situation spécifique pour mon modèle?

Une autre question est sur les termes "retard" et de "latence":
ces termes sont différents?

merci

 

[raki31]

Sans fréquence design comment pourrons-nous procéder à des prochaines étapes!V ont contrainte à l'horloge définitivement ........

Nous avons deux types de latence .....latence de la source et la latence du réseau

retard de la racine est la latence du réseau.
délai, à partir de sources ponctuelles est la latence source ..

Thanku

 

[bozdas]

Salut raki31,

u remercie pour votre réponse,

Désolé pour une information manquante sur ma conception,

Ma conception est une cct combinatoires.so i n'avez pas un signal d'horloge,

spécifiant une contrainte horloge semblait bizarre de moi d'abord,
mais quand j'ai essayé d'utiliser la contrainte i got moindre retard,

avons-nous à l'horloge contrainte en même des dessins combinatoires?

thank u

 

[raki31]

u veux dire la conception ur ne contient pas d'éléments séquentiels ........?

Si telle est la situation une conception sans éléments séquentiels doivent être contraints pratiquement .....dans u fichier contrainte nécessité de définir d'horloge virtuelle pour circuit combinatoire pur ....

Thanku

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[bozdas]

Toutes les CCT est peigne.

essayez donc d'optimiser pour i délai affecté une contrainte de délai d'entrée à la sortie de retard

thnx pour vos réponses