logique pour détecter 1 bit (seulement 1 bit) élevées dans un bus

[Weng]

J'ai besoin d'avoir une logique pour ne détecter que 1 bit de haut dans un bus.

Par exemple:
un bus de signal Y [3:0].sortie OUT haut que si Y ou Y 0001 == == == Y 0010 ou 0100 ou Y == 1000.

Quelle est la meilleure façon de le code Verilog?En termes de transition porte min?

 

[e_ravikumarshinde]

temps ainsi que la zone d'optimiser circuit sera un circuit combinatoire comme suit
considérer votre bus n bits de largeur doivent ensuite u 'n' pas de n-input NAND porte et une entrée OU porte-n et n pas de portes NON.
logique est simple, chaque NAND permet de détecter une séquence qui comporte un une logique un.comme sages, il y aura des séquences n ayant un singe sur lui et donc nos n de portes NAND.à mettre de tous les NAND sera donné ou.

 

[Nir Dahan]

selon la largeur de votre bus, mais je voudrais essayer d'utiliser FA (additionneurs complets).
ce n'est pas logique de plus vrai que lorsque vous avez un report dans l'un des FA, vous pouvez immédiatement contourner le résultat à la sortie, car cela signifie que vous obtenu plus de 1 "1".
Dans certains cas, ce serait plus rapide et moins sûr pour la région (et de puissance) que l'approche totalement parallèle.

ND.
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