Looking for VHDL procéder regarder vers l'avenir additionneur 64 bits

[al_extreme]

Sombody peut m'aider je suis à la recherche du code d'un report regarder vers l'avenir additionneur 64 bits en VHDL.Merci pour votre aide

 

[Ace-X]

Je suppose que 64-bit CLA additionneur est mauvaise idée due à des expressions très compliqué pour produire et diffuser des signaux.
Je recommande d'utiliser huit 8-bit additionneurs CLA avec groupe supplémentaire propager et de générer des signaux comme une pierre angulaire pour le 64 additionneur bits.

Voici l'exemple de @ @ lter site:

LIBRARY IEEE;
UTILISATION ieee.std_logic_1164.ALL;

ENTITY c_l_addr EST
PORT
(
x_in: IN std_logic_vector (7 downto 0);
y_in: IN std_logic_vector (7 downto 0);
carry_in: in std_logic;
somme: OUT std_logic_vector (7 downto 0);
carry_out: out std_logic
);
FIN c_l_addr;

ARCHITECTURE comportementale de c_l_addr EST

SIGNAL h_sum: std_logic_vector (7 downto 0);
SIGNAL carry_generate: std_logic_vector (7 downto 0);
SIGNAL carry_propagate: std_logic_vector (7 downto 0);
SIGNAL carry_in_internal: std_logic_vector (7 downto 1);

BEGIN
h_sum <= y_in XOR x_in;
carry_generate <= x_in ET y_in;
carry_propagate <= y_in OU x_in;
PROCESS (carry_generate, carry_propagate, carry_in_internal)
BEGIN
carry_in_internal (1) <= carry_generate (0) OR (carry_propagate (0) ET carry_in);
INST: FOR i IN 1 TO 6 LOOP
carry_in_internal (i 1) <= carry_generate (I) ou (carry_propagate (i) et I (carry_in_internal));
END LOOP;
carry_out <= carry_generate (7) OR (carry_propagate (7) ET carry_in_internal (7));
Terminer le processus;

sum (0) <= h_sum (0) XOR carry_in;
somme (7 downto 1) <= h_sum (7 downto 1) XOR carry_in_internal (7 downto 1);
END comportement;Ace-X.