Low offset d'entrée de tension op-amp!

[rficdesigner]

Chers tous,

Mon op-amp ciblés conçus en technologie CMOS a offset d'entrée de tension ~ 100 uV.

Je cherche des techniques pour minimiser la tension d'offset d'entrée de l'amplificateur opérationnel.

Si vous avez une idée s'il vous plaît action.

Merci et bon temps!

 

[rajanarender_suram]

trouver le document ci-joint pour référence, u sera en mesure d'atteindre 100uV compensé avec cette architecture
Désolé, mais vous devez vous loguer pour voir cette pièce jointe

 

[rficdesigner]

Je vous remercie, rajanarender_suram!

 

[kwkam]

le document ne parle que de la systémique de compenser, au niveau des 100uV.Le décalage aléatoire va te tuer.La seule façon de s'attaquer à ce problème est l'utilisation étage d'entrée bipolaires ou les finitions.

 

[dick_freebird]

Le nominal décalage étant faible, est gentil - mais figure vous
aura décalage périphérique dans le peu de 10mV gamme
et vous aurez besoin d'une sorte d'annulation active pour
obtenir a /-100uV «cloisonnement» de distribution.

Nice papier though.

 

[edge_tv]

Rechercher Salut pour le papier du CC Enz et GC Temes «techniques de circuit pour réduire les effets des imperfections op-amp: autozeroing, un double échantillonnage corrélé, et la stabilisation Chopper".Il est bon résumé.Ou de papiers de Delft U. ils font aussi beaucoup de ce genre de choses

 

[rajanarender_suram]

kwkam a écrit:

le document ne parle que de la systémique de compenser, au niveau des 100uV.
Le décalage aléatoire va te tuer.
La seule façon de s'attaquer à ce problème est l'utilisation étage d'entrée bipolaires ou les finitions.