LPM_FIFO_DC!

[ramo]

Salut!
J'ai besoin de la théorie de fonctionnement de l'horloge fifos Dual.
S'il vous plaît aidez-moi!
Merci d'adv!

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />

 

[news]

iPhone - dla jednych fantastyczny smartfon z mnóstwem aplikacji, dla innych bezużyteczna zabawka dla bogatych dzieciaków. W toczącej się wojnie na temat tego urządzenia zapominamy o najważniejszym - przecież iPhone zapoczątkował rewolucję!

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[mami_hacky]

Vous voulez concevoir une FIFO asynchrone?
Une fois que j'ai mis au point un convertisseur de largeur paramétrique asynchrone FIFO, pour FPGA Virtex-II.les principes de conception ne change pas pour ASIC ou FPGA.
Le FIFO contient trois parties principales: contrôleur de lire, d'écrire contrôleur et une mémoire double port.Dual cores port de mémoire sont disponibles à la fois par les vendeurs de FPGA et ASIC constructeur.contrôleur de lire et d'écrire des modules du contrôleur sont presque les mêmes.par exemple, un contrôleur de bonne lecture devrait avoir vide et readCounter signaux de sortie.Ecrire contrôleur a pleinement et sorties WriteCounter.il ya lire et à écrire permettre signaux de commande pour activer l'écriture de données et de la lecture des données de FIFO.Il ya deux modules qui génèrent le double port de lire et d'écrire les adresses.après chaque lecture ou d'écriture Ces compteurs pointer vers l'emplacement mémoire suivant.Maintenant, le problème principal est la génération de signaux vides et pleins.il devrait y avoir des synchroniseurs d'horloge pour transférer les données d'état entre fifo lire et écrire des domaines d'horloge.
Dans la Google, s'il vous plaît votre recherche pour "Clifford E. Cummings" il a écrit quelques articles très bon pour la conception asynchrone, ce qui vous pouvez télécharger sur son site.

 

[mami_hacky]

Désolé, deux exemplaires du même message a été faite.

 

[mami_hacky]

ramo m'a demandé de le décrire plus, si elle est ici:
D'abord, prenez soin que nous parlons de deux horloges différentes, les bords de positif ne peut être placé n'importe où et avec n'importe quel délai possbile.Alors synchroniseurs sont un must.Maintenant, l'ASIC / FPGA fabricant doit concevoir c'est tongs pour qu'ils puissent se remettre à un état stable, si ils se sont métastables.vous savez que métastabilité causes quand un signal d'entrée à un changement bascule dans l'intervalle de temps d'installation de cette bascule.
Maintenant, contrôleur à la fois lire et écrire contrôleur doit avoir un registre d'état.Supposons que notre FIFO a quatre endroits pour stocker des données.(Supposons que notre convertisseur de FIFO est pas la largeur pour l'instant) alors il devrait être de 4 bits d'état pour les registres à la fois lire et écrire contrôleur.Maintenant, quand un paquet est écrit dans le premier lieu de mémoire, on fixera le premier bit du registre d'état dans les passations de contrôleur à 1, alors quand un nouveau paquet arrive et remplit la deuxième place, nous allons mettre le second bit de l'état registre.quand un paquet est lue dans la mémoire nous allons mettre le premier bit du registre d'état dans le contrôleur de lire.maintenant simplement nous envoyer le registre d'état écrire contrôleur de lire contrôleur (nous allons transférer des données à partir du domaine d'horloge Ecrire à lire de domaine horloge), puis la lecture qui en résulte est contre le xor de ces deux registres de l'état.de plus, le registre d'état dans l'automate lu sera transférée à écrire domaine d'horloge, puis il sera xored Avec Ecrire registre d'état de contrôleur et le résultat est ce que nous appelons écriture comptoir.lorsque tous les bits xored sont 1, nous disons FIFO est plein.et dans le domaine horloge de lecture, quand tous les bits des registres de l'état xored est nul on dit FIFO est vide.veiller à ce que le signal intégral FIFO est généré dans le domaine de l'horloge écrire et lire FIFO est généré dans le domaine de lire l'horloge.
Latences:
Latancy Fifo dans la mise en pleines ou vides ou lecture / écriture des compteurs est important.avec la structure ci-dessus, Full signal doit aller haut, immédiatement après le FIFO est plein, sans aucune latence.mais il viendra vers le bas avec un certain retard parce que lorsque vous commencez la lecture de FIFO, votre Lire effet opération doit passer par flip flops synchroniseur d'abord, puis il atteint à écrire contrôleur.Là encore, supposons que vous lisez à partir FIFO, et il devient vide, vide signal de sortie doit aller haut sans aucune latence.mais quand vous écrivez de nouvelles données pour fifo, Empty ne viendra pas immédiatement.
readCounter et les latences WriteCounter dépendra de la largeur de la FIFO.ils ont un temps de latence typique de 2 ou 3 cycles.prendre soin de la signification de la latence, nous y hace deux horloges.

 

[ramo]

Thank you verry verry much!