l'utilisation de simulation Verilog nc-Altera IP rapport Erro

[well]

J'ai utilisé NC-Verilog5.1 pour simuler IP d'Altera (le contrôleur de mémoire DDR2, utilisez quartus9.0 à générer), mais encouter Erro: ncvlog: * E, UMGENE (altera_mf.v, 23972 | 5): Un «endgenerate» est attendu [12.1.3 (IE EE 2001)]. Je trouve cela Erro à partir du fichier des altear_mf.v, le fichier utilisé générer. comme ci-dessous: générer si (profondeur <3) commencent toujours @ (posedge CLK ou negedge reset_n) commencer if (reset_n == 0) dreg