mémoire dans le code Verilog RTL

[floatgrass]

J'écris un code Verilog RTL, il ya une mémoire dans le code, si analyseur de conception i utiliser pour compiler, parce que je me dit que memeory ne peut pas être compilé par les outils. Alors, comment vais-je faire?

 

[armer]

Habituellement, la mémoire est items ne peuvent être compilées à partir du code Verilog RTL. Il est fourni par le fournisseur de la mémoire. artison un des outils de mémoire pour générer fifo, SDRM, etc Les outils peuvent générer rtl code Verilog VHDL pour la simulation. Synopsys fichier en format db à utiliser directement, manuel au format pdf, ........

 

[floatgrass]

si je ne compile pas de mémoire, alors comment faire face i avec elle dans analyseur de conception? i l'isoler lors de compiler, et comment faire face whith lecture / écriture de simulation logique et la synchronisation? Je ne peux pas le comprendre?

 

[Nobody]

U peut demander ur société de services de conception ou le compilateur de générer une mémoire. Db ou. Lib pour cette cellule de mémoire macro. Son travail est le même que. Cellule ur norme db. Ce. Db ou. Lib inclure les règles de conception, des informations de synchronisation, broche conducteur / charge. Alors u peut relier cette bibliothèque avec RTL code ur.

 

[shell3]

Mon methogology préférée consiste à utiliser un wrapper pour la mémoire. Ce wrapper fournit l'interface générique (I / O) tel que requis par votre conception. Ensuite, vous créez au moins deux lib mémoire. 1) Comportement: Cette application est le RTL de la mémoire. Vous pouvez l'utiliser pendant le développement, car il est beaucoup plus rapide. 2) les modèles du vendeur: Ce modèle de la mémoire que vous recevez du fournisseur ASIC. Vous utilisez le même emballage et simplement vigueur inactive les signaux que vous n'avez pas besoin sur le modèle de fournisseur à l'intérieur de l'enveloppe. Comme vous pouvez voir le module supérieur des deux modèles ont la même inteface. Donc, en mettant le comportement et les modèles de vendeur dans une libbraries separe il suffit de sélectionner la bibliothèque avant de simulation pour aller plus vite ou pour faire une simulation de synchronisation. Il est également très utile si vous avez de nombreux fournisseurs d'essayer.