Manchester Encoder

M

Msakhy

Guest
Je suis en train de concevoir un circuit de Manchester Encoder en utilisant un registre à décalage PISO et une porte XOR.J'ai rencontré quelques problèmes.
: I need to synchronize the shift register output with the clock (clocking it) ie I need to delay the clock (running at 100 kHz) by td (the IC s time delay) which about 16ns.

Échéancier
1.: J'ai besoin de synchroniser la sortie du registre à décalage avec l'horloge (elle pointage), à savoir j'ai besoin de retarder l'horloge (fonctionne à 100 kHz) par TD (le temps de retard IC s) dont environ 16ns.
: I need to eliminate the edges caused by the simultaneous switching of logic states of the gate (XOR) inputs (ie NRZ/binary data and clock signal respectively)

2. Arêtes multiples:
J'ai besoin d'éliminer les bords causés par la commutation simultanée des états logiques de la grille (XOR) des intrants (NRZ IE / données binaires et signal d'horloge, respectivement)

Aide à cet égard serait fortement appréciée.Une autre conception est aussi le bienvenu!

Écrivez-moi au: khumalosn (at) webmail.co.za

 
Jouer avec ce il ya quelques années
Ne me rappelle pas quoi, et comme je le fait
Toutes les portes sont 10ns pd
Désolé, mais vous devez vous loguer pour voir cette pièce jointe

 
J'ai essayé de simuler votre circuit et je rencontre le problème 2 mentionnés ci-dessus.Je voudrais savoir si vous avez réellement construit le circuit.Si oui, quelles SIPO registre à décalage IC avez-vous utilisé (j'ai utilisé un 4015 dans ma simulation) et à quelle fréquence avez-vous été d'horloge du système.J'ai aussi du mal à tracer comment fonctionne le générateur de données.

 
NON, sa simulation seulement et le registre à décalage est virtuel
Le générateur de données est à décalage à rétroaction paquebot enregistrer tous les composants ont 10n fréquence d'horloge du PD 100Khz

 
Salut, C'est très simple.Utilisez un (D_FF D flip flop), et un XOR.La sortie Q de la classe D-FF va une des entrées du XOR et l'entrée XOR autre va à l'entrée de la D_FF.Maintenant, vous vous mettre le flux de données dans le D-FF et utiliser l'horloge à l'horloge de la classe D-FF.c'est ainsi que vous faire MCH parfait.

Paul.

 
Salut PaulHolland,
Oui, XOR sa bonne idée
Désolé, mais vous devez vous loguer pour voir cette pièce jointe

 
Salut, Votre presque correcte.J'ai utilisé un D_FF simple et une fonction XOR.Le décodage peut être fait avec un D_FF simple, dans l'entrée d'horloge vous mettez le signal d'horloge et D seront MCH signal codé.C'est tout ce que

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />

.

Paul.

 
Salut
, the transition of logic state is delayed ie a ramp function (with rise time = tr and fall time = tf).

Le problème est que dans la vraie vie,
la transition de l'état logique est retardée à savoir une fonction de rampe (avec temps de montée et la chute tr = temps = TF).Lorsque les entrées de l'état changement XOR sur les bords même, il ya non désirés (spikes) à la sortie.Voir le problème deux au-dessus.La plupart des simulateurs seront effectivement apparaître ce phénomène je vois votre chronogrammes qui ne le montrent pas.Le D-FF méthode présente les mêmes résultats, (XOR confuse à-dire à des transitions simultanées) Je lui avons simulé sur ISF Multisim9.Oui la cascade et les portes ne résolvent le problème des retards (UN PROBLEME CI-DESSUS).

 
Je crois que les pointes se produire parce que l'horloge se synchronise pas avec la sortie du registre à décalage
Pour éviter glitch essayez d'utiliser une fréquence d'horloge double
Horloge / 2 utilisé pour le registre à décalage et de l'horloge utilisée pour l'échantillonnage DFF
Parce que l'horloge précédente à l'horloge / 2 DFF seront données avant verrou Spike se produire par l'horloge / 2
La sortie sera retardée de 1 Horloge / 2 cycle<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />Erreur CLK Schéma / 2 devrait être connecter à Q et de ne pas QN
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