mauvais signaux> à partir de FPGA conseil eval, ne peut pas trouver le problème

[yinni]

J'ai utilisé l'analyseur logique d'examiner le calendrier des flux de 32 bits et leur horloge accompagnée (33 MHz), qui ont été outputed aux broches d'un FPGA board.I eval trouvé le 32 bits ne sont pas les cours d'eau sont stable.There pulses.Especially lorsque certains de le bit 32 flux tourna 1 à 0 à un front d'horloge certains, ils ne se tournent pas vers 0 simultanément, et la basse tension apparaît si tard que les échantillons avaient tort ni eux ont été échantillonnées au front montant ou descendant de l'horloge.
Est-ce que quelqu'un sait quel est le problème? Comment peut-il être résolu?
Merci!

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[EDALIST]

oui vous n'avez pas connecté le terrain numérique à l'analyseur logique!

 

[Iouri]

Avez-vous essayer à la portée ces broches utilisant osciloscope?