me aider avec ce message d'erreur

[hari_lhr]

lorsque je tente de vérifier la syantax du code i obtenez ce message d'erreur .. plz help me le résol .. i am using 7.1i Xilix et je travaille sur VHDL

Xst: Portabilité / export / Port_Main.h: 127:1.13.276.1 - Cette application a découvert un état exceptionnel à partir de laquelle il ne peut pas récupérer.Processus se termine.Pour résoudre cette erreur, s'il vous plaît consulter les réponses de base de données et autres ressources en ligne à http://support.xilinx.com.Si vous avez besoin d'aide, s'il vous plaît ouvrez une Webcase en cliquant sur le Webcase "" lien au http://support.xilinx.com

 

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[aji_vlsi]

hari_lhr a écrit:

lorsque je tente de vérifier la syantax du code i obtenez ce message d'erreur .. plz help me le résol .. i am using 7.1i Xilix et je travaille sur VHDL

 

[hari_lhr]

C'est le code qui génère cette erreur .. même l'appui Xilinx cite l'erreur d'être connu question suggèrent plz ..

Bibliothèque IEEE;
utilisation IEEE.std_logic_1164.all;

Transmetteur entité est
port (
DIN: en bits;
CLK: in bit;
tacaud: out bit
);
côté émetteur;

l'architecture principale de l'émetteur est

fracture composant est
port (clkin: en bits; clkout: out bit);
end component;

parellelizer composant est
portuaires (bruit, clk: in bit; s1, s0: out bit);
end component;

txpll composant est
(S1, S0, CLK: en bits, Port tacaud: out bit);
end component;

pour tous: fracture entité utilisation work.divideby2;
pour tous: work.parellel utilisation parellelizer entité;
pour tous: txpll work.tx utilisation d'une entité;

signal clkby2, S1, S0, P: bit;
commencer
div: fracture port map (clk, clkby2);
parellel: carte port parellelizer (DIN, CLK, S1, S0);
tx_pll: carte port txpll (S1, S0, clkby2, tacaud);
end main;

 

[aji_vlsi]

hari_lhr a écrit:

C'est le code qui génère cette erreur .. même l'appui Xilinx cite l'erreur d'être connu question suggèrent plz ..

 

[hari_lhr]

Ya je suis un démarreur en VHDL .. .. mais ils ont assez d'un montant de confiance dans le sujet cependant.J'avais d'abord créé. Vhd utilisant Xilinx et l'avait sumulated avec .. simulateur ISE, ModelSim, et la Sonate trop .. il n'y avait pas de problème dès le départ

Mais le problème Arised seulement après que j'ai désinstallé le logiciel Xilinx (pack Evalutaion valable pour 60 jours), puis ensuite le réinstaller.

Maintenant, j'arrive à la même erreur .... Je ne sais pas pourquoi ....

J'avais fait l'essentiel du document de travail moi-même .. plz help me outLes messages d'erreur Arised

 

[rsrinivas]

c'est le problème d'outils relatifs au code et non liées
Vous pouvez vérifier cela en exécutant un code différent dans l'outil ur
et d'ailleurs je ne pense pas que ce message d'erreur rendra non fonctionnel Xilinx.il continue de travailler non??
pls nous informer de l'issue

observe
Srinivas

 

[hari_lhr]

En ce qui concerne les noms des entités sont .. concerned.ie divisent au lieu d'divideby2 .. parce que j'ai déjà défini les entités divideby2 .. etc. .. Dans les autres modulesAjouté après 29 minutes:rsrinivas a écrit:

c'est le problème d'outils relatifs au code et non liées

Vous pouvez vérifier cela en exécutant un code différent dans l'outil ur

et d'ailleurs je ne pense pas que ce message d'erreur rendra non fonctionnel Xilinx.
il continue de travailler non??

pls nous informer de l'issueobserve

Srinivas

 

[aji_vlsi]

hari_lhr a écrit:

En ce qui concerne les noms des entités sont .. concerned.ie divisent au lieu d'divideby2 .. parce que j'ai déjà défini les entités divideby2 .. etc. .. Dans les autres modules

 

[hari_lhr]

ya i changé le code .. utilisé les noms appropriés .. mais d'aucune utilité .. toujours le même résultat

 

[aji_vlsi]

hari_lhr a écrit:

ya i changé le code .. utilisé les noms appropriés .. mais d'aucune utilité .. toujours le même résultat

 

[hari_lhr]

aji_vlsi a écrit:hari_lhr a écrit:

ya i changé le code .. utilisé les noms appropriés .. mais d'aucune utilité .. toujours le même résultat