Mode veille, mode veille et Power Saving Mode de fonctionnement

[no_mad]

Salut,

Sont-ce là le mode 3 opération donne un sens similaire et des fonctionnalités de conception ASIC?

À mon avis, on dirait que ces trois opérations sont les mêmes dans les fonctionnalités, à économiser l'énergie.Ainsi, j'ai besoin d'une horloge gated dans ma conception.Est-il correct?

S'il vous plaît m'éclairer.
Tous les commentaires et / ou suggestions sont les bienvenues.

-no_mad

 

[news]

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[kgeorge123]

Eh bien, en tout ASIC, il ya trois ou 4 états de la puce selon l'application.

1.Le jeton est complètement éteint (Ce qui pourrait être obtenu avec la désactivation du régulateur de permettre à l'organisme de réglementation OnChip) complète d'alimentation vers le bas 0mA actuelle

2.Le source externe de l'horloge est gated sur puce, encore une fois presque éteindre comme il n'existe qu'un courant de fuite.

3.Partial ouverture de porte de l'horloge sur la base des éléments particuliers de la puce.
4.Aprt de ce que vous pouvez avoir quelques modules sur la puce qui ont leur permet et ne fonctionnent que quand elle est activée.

 

[funzero]

pls voir quelques MCU 's feuille de données pour trouver plus d'informations sur le mode d'économie d'énergie.
www.atmel.com www.microchip.com

 

[no_mad]

Salut kgeorge123,

De votre répondu, je voudrais dire 1, 2 et 3 est le fonctionnement en mode Power Save.C'est parce que soit on désactiver le régulateur sur la puce ou d'arrêter l'horloge.

Comme pour non.4, il semble que lorsque nous aurons une broche sur Activer le module.Nous pouvons mettre certain module en mode veille ou en mode sommeil.

Ma conclusion est ces 3 modes de mai varient beaucoup selon la façon dont le produit est défini.Pour certains de conception, un mode veille, lorsque le jeton qui va dans le cadre de veille selon laquelle la plupart sont en baisse, mais une certaine logique critique est toujours en veille.Mode économie d'énergie est en mode de fonctionnement, mais d'autres non utilisées horloges sont désactivées.
Enfin, cela dépend vraiment de la feuille de données sur la façon dont ces 3 modes sont définis.Observe,
no_mad

 

[AlexWan]

no_mad a écrit:

Enfin, cela dépend vraiment de la feuille de données sur la façon dont ces 3 modes sont définis.

 

[Nandy]

Afin de concevoir une logique d'économie d'énergie efficace, un grand nombre d'horloges de barrières sont nécessaires.Et avec plusieurs niveaux.C'est comme un arbre de la racine à toutes les branches avec beaucoup de vannes dont on / off état peut être contrôlée par le registre ou à la machine de l'Etat.

Nandy
www.nandigits.com
Netlist Debug / ECO en mode graphique

 

[dayanliu_ren]

je sais
merci

 

[bracketx]

Will cause clock gating problème lors de la synthèse?

 

[Nandy]

Pas de gros problèmes.Seulement que parfois, le moment est difficile à satisfaire.Et il ya plus de violations des temps de maintien que de la conception normale si la logique frontière entre les horloges gated-ne sont pas pris en charge correctement.

Nandy
www.nandigits.com
Netlist Debug / ECO en mode graphique

 

[ashaheer]

Les trois principales sources de consommation d'énergie sont irruption, Autonomie et dynamique.Actuellement liée à la séquence de mise sous tension d'un dispositif est appelé courant d'appel comme en cours.Consommation en mode veille, également connu sous le nom de puissance statique, est la puissance d'un appareil lorsque les lignes électriques sont actifs et où il n'ya pas d'activité de commutation sur les I / Os.Dynamique du pouvoir, également dénommé alimentations à découpage, est la puissance associée à un appareil en fonctionnement normal.

Courant d'appel est spécifique à l'appareil.Par exemple, SRAM FPGA à base ont un appel de courant élevé parce que la mise sous tension ces dispositifs ne sont pas configurés et ont besoin de données activement téléchargement à partir des puces de mémoire externe pour configurer leurs ressources programmables, telles que le routage des connexions et des tables de conversion.À l'inverse, anti-fuse-FPGA à base n'ont pas un appel de courant élevé, car ils ne nécessitent pas de pouvoir de la configuration.

Tout comme la puissance d'irruption, une alimentation de secours dépend fortement sur les caractéristiques électriques d'un composant.En raison du nombre important de cellules au sein de SRAM SRAM FPGA interconnexions, ils peuvent consommer des centaines de milliampères, même à veille.Depuis anti-FPGA fusibles ont métal-métal interconnexions, ils ne nécessitent pas de transistors supplémentaires, et donc le pouvoir de retenir les interconnexions.Toutefois, pour les deux types de processus de FPGA, de fuite courant augmente la géométrie processus se rétrécit, ce qui aggrave le problème du pouvoir.Comme un dilemme supplémentaire, puissance dynamique peut facilement être plusieurs fois plus grande que la puissance en mode veille.Dynamique puissance est proportionnelle à la fréquence de chargement et de déchargement des capacités parasites internes d'un composant, telles que les registres et la logique combinatoire, si les optimisations sont généralement le design-oriented.

Réduire la consommation de puissance
Voici quelques-unes des techniques qui peuvent être utilisés pour minimiser la consommation d'énergie au sein d'une conception de FPGA:

État de la machine d'encodage.Un certain nombre de ressources logiques sont définies par le type de machines à états finis en œuvre.Un hot-encodage état de la machine crée des machines d'état avec un flip-flop par Etat et une diminution de la largeur par rapport à la logique combinatoire Gray et machines d'états binaires.L'utilisation inférieure de l'un des machines à chaud vs Gray et machines à états binaires se traduit par une puissance plus-design efficace.Certains synthétiseur logiciel code automatiquement les machines d'état, mais la manière la plus efficace est de définir des valeurs de l'état directement dans le code HDL.
Surveillé évaluation.La clé de l'évaluation surveillé est d'arrêter de propager des intrants jusqu'aux blocs logiques supplémentaires si les résultats découlant ne nécessitent pas la mise à jour.Gardiennage de l'évaluation des signaux d'entrée garantit que le changement sorties des valeurs que si elle est appropriée.En conséquence, la sortie de commutation inutile est minimisé.
Ajout de verrous sur les entrées de la logique combinatoire de grande taille (par exemple, le multiplexeur d'autobus de large) peut inhiber l'activité de commutation non valide, parce que les entrées sont verrouillées seulement lorsque les sorties sont censés être mis à jour.De même, les registres de contrôle peut être mis en œuvre pour activer ou désactiver les modules de niveau inférieur (par exemple, des machines à états en sous-modules).Grands autobus Holding et sous-modules dans un état constant permet de réduire le montant de commutation sans pertinence.

Combinatoire des boucles.Parfois, il est possible pour un designer pour créer, par inadvertance, des boucles combinatoires dans une conception FPGA.Ces boucles sont formées quand il ya un groupe de la logique combinatoire connexes qui, sous certaines conditions, indéfiniment osciller.Oscillateurs attirer une quantité excessive de courant dans les FPGA.Par conséquent, il est une bonne idée d'évaluer les oscillateurs ou assurez-vous que toute la logique d'évaluation est gated par un registre avant de leur réévaluation.
Gated horloges.Temporairement les modules non utilisés peuvent avoir leurs horloges ralentie ou arrêtée.Economies d'énergie provient des horloges étant uniquement fournies à certaines portions de la conception à tout moment donné.Ouverture de porte d'une horloge contribue à une quantité importante d'économies d'énergie car le nombre de tampons d'horloge actif réduit le nombre de basculement diminue-flip flops, et par conséquent le fan-out de ces flip-flops seront moins susceptibles de basculer.Gating horloges exige une planification minutieuse et de partitionnement d'algorithmes, mais les économies d'énergie peuvent être considérables.
Au niveau des systèmes d'épargne
Economies d'énergie peut également être réalisé au niveau du système dans les domaines suivants:

System clock speeds.Fréquence d'horloge système a un impact dramatique sur la consommation électrique globale d'un conseil, étant donné que des signaux d'horloge ont la même activité les plus élevés de commutation et de charge capacitive.Vitesse d'horloge se rapporte directement à la performance de la bande passante, cependant.Pour atteindre un équilibre optimal entre puissance et un débit, une horloge plus lente peut être fournie aux composants qui ne nécessitent pas une horloge rapide.Pour les dispositifs qui sont essentiels à la bande passante, de fournir une horloge rapide, ou utiliser une boucle intégrée à verrouillage de phase (si disponibles) pour générer une horloge interne rapide pour les modules spécifiques qui nécessitent des performances plus rapides.
Permettant de composants.Parfois, les valeurs de sortie sont évalués même si leur comportement n'est pas nécessaire que la fonction actuelle.Pour alléger la consommation d'énergie superflue causée par I inutilisés / O, un contrôleur de système peut être mappé sur le FPGA pour éteindre ou désactiver des périphériques qui sont temporairement inutilisées.Un contrôleur de système peut désactiver le signal de validation à un appareil quand ce dispositif est sans incidence sur le fonctionnement actuel, ou mettre un dispositif dans son mode "veille" quand ce dispositif ne sera pas consulté pour une période de temps prolongée.Mettre en œuvre un tel contrôleur système dans un FPGA à faible puissance réduit l'activité d'ensemble de commutation du système, et conserve intelligemment les dispositifs appropriés dans leurs modes de veille.Composantes permettant est similaire à l'évaluation surveillé sauf que composante d'habilitation est mis en œuvre au niveau du système pour contrôler les composants de la carte au lieu de modules dans un FPGA.
Intelligent coprocesseur.Liquid-écrans d'affichage à cristaux et les microprocesseurs prennent habituellement la majeure partie du budget de puissance dans un design de sorte qu'il est de pratique générale à faible ou partiellement désactiver les écrans LCD pour économiser l'énergie.De même, la tenue d'un microprocesseur dans son mode "veille" allonge également la vie de la batterie.
Malheureusement, les microprocesseurs ont habituellement besoin pour traiter les routines d'interruption de service à travers des dispositifs multiples, ce qui tend à garder le microprocesseur de sortir du mode veille.Pour cette raison, le déchargement opérations périphériques et d'interrompre le contrôle à une faible puissance FPGA permet de réduire considérablement la consommation d'énergie.Une faible puissance contrôleur d'interruption ou coprocesseur de données mis en œuvre dans un FPGA peut gérer une partie de l'interruption de son activité propre, et éviter d'avoir à réveiller le microprocesseur pour les transactions à faible priorité.

Pour les systèmes où de faible puissance est vital, en employant des techniques de conception réduction de puissance à bas adapté à la logique des dispositifs d'alimentation programmable permet de maintenir la consommation d'énergie du système à un minimum.