N
neocool
Guest
Bonjour tout le monde,
J'ai eu une question sur les essais des signaux en VHDL programme.En utilisant les ports liés aux signaux crée un gros frais généraux, en utilisant de nombreux modules à l'intérieur de la conception puisque vous avez à l'interface aussi.
J'ai entendu dire que les signaux décrits dans le package sont visibles dans le banc d'essai et de simulation, vous pouvez rapidement ajouter ou supprimer en un seul endroit (l'emballage lui-même)
chaque fois que vous avez besoin de tester quelque chose.
Le texte suivant ne fonctionne pas pour moi.Le signal de la série ne figure pas sur Webpack ISE et Modelsim.
EMBALLAGE:Code:
paquet est monitor_signals
signal moniteur: bit;
monitor_signals fin;
J'ai eu une question sur les essais des signaux en VHDL programme.En utilisant les ports liés aux signaux crée un gros frais généraux, en utilisant de nombreux modules à l'intérieur de la conception puisque vous avez à l'interface aussi.
J'ai entendu dire que les signaux décrits dans le package sont visibles dans le banc d'essai et de simulation, vous pouvez rapidement ajouter ou supprimer en un seul endroit (l'emballage lui-même)
chaque fois que vous avez besoin de tester quelque chose.
Le texte suivant ne fonctionne pas pour moi.Le signal de la série ne figure pas sur Webpack ISE et Modelsim.
EMBALLAGE:Code:
paquet est monitor_signals
signal moniteur: bit;
monitor_signals fin;