N
neocool
Guest
J'ai créé un banc d'essai en utilisant le logiciel Xilinx ISE avec des horloges multiples et réalise que
j'ai besoin de changer la dépendance d'un signal sur les différents horloge.1.Comment feriez-vous sans partir de zéro (tb assistant)?
2.Lors de la création d'un Testbench avec plusieurs horloges, ISE demande à entrer dans la dépendance de signaux sur les horloges.Quel est le but c'est?N'est-il pas suffisant de simplement utiliser un système d'horloge?Je suppose que tout le reste nécessaire pour la simulation devrait déjà avoir été spécifié dans votre code VHDL testé.
Par exemple, si votre horloge 40MHz, et peu d'horloge est à 20MHz.Il
vous clk, data_in, data_out, trigger_out, bit_clk_in, bit_clk_out.Quels signaux faut-il faire ce qui dépend de l'horloge (clk et bit_clk_in) en supposant que data_out et bit_clk_out sont différés de plusieurs horloges (variable selon le type de data_in)?
Observe
j'ai besoin de changer la dépendance d'un signal sur les différents horloge.1.Comment feriez-vous sans partir de zéro (tb assistant)?
2.Lors de la création d'un Testbench avec plusieurs horloges, ISE demande à entrer dans la dépendance de signaux sur les horloges.Quel est le but c'est?N'est-il pas suffisant de simplement utiliser un système d'horloge?Je suppose que tout le reste nécessaire pour la simulation devrait déjà avoir été spécifié dans votre code VHDL testé.
Par exemple, si votre horloge 40MHz, et peu d'horloge est à 20MHz.Il
vous clk, data_in, data_out, trigger_out, bit_clk_in, bit_clk_out.Quels signaux faut-il faire ce qui dépend de l'horloge (clk et bit_clk_in) en supposant que data_out et bit_clk_out sont différés de plusieurs horloges (variable selon le type de data_in)?
Observe