multiplicateur d'horloge dans Verilog avec le modèle de la carte SIM

[satishbabub]

Bonjour, je tente de mettre en œuvre un multiplicateur d'horloge en introduisant un retard à l'une des entrées de la porte XOR est ici mon module de code clkmul (CLK, A, B, C); entrée CLK; sortie A, B, C; reg A; toujours commencer un

 

[rca]

Pourquoi voulez-vous de multiplier une horloge? Voulez-vous ce code synthétiser été? # 2 ne pouvait pas être la synthèse.

 

[satishbabub]

Je ne veux pas d'un code synthétisable .. Je veux juste faire une simulation simple dont la sortie devrait avoir une période deux fois chapeau de CLK ...

 

[poluekt]

Utilisez assigner n ° 1 B = clk; d'affectation continue

 

[rca]

si ce n'est que pour testbench utiliser une horloge à double vitesse et de diviser par 2