NCVER | log problème.

[jelydonut]

c'est le problème d'im ..

J'ai une horloge en marche et en même temps que la simulation de l'augmentation de pointe dépôt a 1 i-à-dire "signal".Ensuite,
j'essaie de créer un oneshot de lui ..so ..

toujours @ (posedge clk)
signal_dly <= signal;

attribuer signal_os signal = & ~ signal_dly;

ce qui se passe bien,
c'est que dans le dépôt de la 1 à la posedge deux signaux et signal_dly obtenir attribué le 1 en même temps ..Hense pas oneshot est produit ..i know m0dels | m ne fait pas cela ..

est-il un réglage ou quelque chose dont
j'ai besoin de changer ou de faire i just kick mon système à travers la pièce et nous espérons que les travaux?

jelydonut

 

[AlexWan]

salut, jelydonut

Je pense que le Sturcture du DFF:
toujours @ (posedge clk)
signal_dly <= signal;

est le même que le
attribuer signal_dly = signal;

Il est un point remarquable dans la plupart de style de codage.

Vous pouvez changer le DFF à:
toujours @ (posedge clk ou possedge rst)
if (rst)
signal_dly <= valeurs par défaut;
autre
signal_dly <= signal;

attribuer signal_os signal = & ~ signal_dly;

Ensuite, faites votre simulation.

Bonne chance!

 

[cnspy]

Est

toujours @ (posedge clk)
signal_dly <= signal;

vraiment la même que celle que
attribuer signal_dly = signal;

??????????????????

 

[AlexWan]

cnspy a écrit:

Esttoujours @ (posedge clk)

signal_dly <= signal;vraiment la même que celle que

attribuer signal_dly = signal;??????????????????

 

[cnspy]

Je ne le pense pas.

clk.rising avant, le signal du changement de la valeur.

utilisation "asssign" la signal_dly va changer sa valeur.
Mais toujours en bloc avec clk, le signal_dly ne sera pas
changer.

 

[AlexWan]

cnspy a écrit:

Je ne le pense pas.

clk.rising avant, le signal du changement de la valeur.

utilisation "asssign" la signal_dly va changer sa valeur.

Mais toujours en bloc avec clk, le signal_dly ne sera pas

changer.

 

[cactus_studio]

Salut, jelydonut,
Vous avez raison,
c'est un oneshot circuit.The oneshot pouls est generateing dans la RISING EDGE de «signal».J'ai simulé et le code source est joint en annexe.
J'ai simulé dans Nc-verilog, de sorte que certaines modifications soient faites en mai ModelSim.

cac

oneshot module;
reg signal_dly, signal, clk;
paramètre delay = 1;

initial
commencer
# 5;
clk = 0;
toujours
clk = # 10 ~ clk;
fin

initial
commencer
# 7;
signal = 0;
toujours
# 20 signal = ~ signal;
fin

toujours @ (posedge clk)
signal_dly <= # retard signal;assign # signal_os retard = signal & ~ signal_dly;

initial
commencer
$ shm_open ( "waves.shm");
$ shm_probe ( "AS");
fin

endmodule