NCverilog --- instance non consolidé

L

lebron1

Guest
Salut à tous, je ne signaux de soins de modules analogiques qui instancié dans de haut niveau à puce.Je ne définissent modules analogiques. v dans le fichier si, mais, ncverilog affiche "instance non consolidé" et de montrer d'erreur d'arrêter la simulation.Y at-il une commande pour permettre à instancier des cas, mais pas les définir. V, tout comme une boîte noire.Merci.

 
Je suis sûr que vous devez définir tous les modules instanciés.Vous pouvez juste faire un module factice qui n'a que les broches d'E / S.

- Hung

 

Welcome to EDABoard.com

Sponsor

Back
Top