J'ai récemment couru à travers ce Verilog codage standard: Utilisez largeurs de bus explicites au cours de missions, les connexions, et se lit comme suit: reg [7:0] de données, toujours @ ... des données [7:0]
il semble un peu inutile, mais peut être utile. Il rend l'utilisateur de confirmer que les connexions sont la bonne largeur. Je ne pense pas que beaucoup de gens vont passer par les tracas si. Ma conjecture est que le code vient de quelqu'un qui a appris verilog cette façon, ou il a fallu partir d'échantillons de code. Une troisième possibilité est que le code a été généré automatiquement par un script. est ce cas, il pourrait y avoir une fonction qui se développe automatiquement les plages lors de l'impression du code.
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