E
entropie
Guest
Vous pouvez déposer un message à m'intéressait si ur.Merci u.
Analogique / RF Design Engineer Hsinchu IC 2009166 1
Qualifications: MSEE, PhD préféré,
avec 2 ans d'expérience forte en analogique / conception de circuits RF.Doit posséder d'excellentes compétences en conception de circuits
et les compétences des essais de laboratoire.Doit être à l'aise avec la scène une grande variété de tâches et qui aiment travailler en
un environnement d'équipe.Expérience avec les circuits intégrés à signaux mixtes fortement, système radio / architecture,
améliorations CAD, les techniques de protection ESD est un must.Responsabilités: Analog Design, à signal mixte
et les circuits de radiofréquence pour émetteurs-récepteurs intégrés CMOS hautement.Ces circuits peuvent inclure
amplificateurs, des filtres, régulateurs de tension, convertisseurs de données (CED / CAN), phase de boucles à verrouillage de phase (PLL's), delayedlock
boucles (DLL), un condensateur circuits commutés, amplificateurs de puissance, amplificateurs à faible bruit, des mélangeurs et de haute
la vitesse de série interfaces de données.Responsable de l'élaboration et le soutien du convertisseur analogique / RF blocs
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S'il vous plaît envoyer votre curriculum vitae à noagain.at.hotmail.dot.com
Ingénieur de Santa Clara DigitalDesign 2009284 1
Responsabilités: Nous recherchons pour un individu qui est créatif,
motivé, énergique, agréable à travailler, qui met le groupe
dessus de soi pour compléter notre équipe.Le candidat sera
responsable de la mise en uvre de RTL GDSII des dessins et modèles numériques et
structures de test.Le candidat devra également participer à des flux
développement pour les nuds de processus de l'avance en 65nm et au-delà.
Qualifications: MS ou au-dessus de l'EE / CS ou discipline connexe 3 ans
d'expérience dans la position en question.Doit avoir enregistré des dessins au
65 nm ou moins.Posséder de l'expérience de planification et de mise en uvre
nombre élevé de blocs de conception cellule avec plusieurs macros.Expérience dans
enregistrement à haut niveau de mise en uvre de la conception physique hiérarchique,
et des modèles plats très appréciés.Le candidat doit posséder détaillée
commande de Cadence SoC Encounter et / ou Synopsys Astro / IC
place du compilateur et des outils de route.Le candidat idéal aura un
bonne compréhension de tous les aspects du front au back conception (y compris
synthèse, DFT, rez-de-la planification, le pouvoir de planification, de placement, CTS,
routage, SI, IR / EM, la fermeture moment, DFM, les flux de vérification physique)
et être capable de travailler de façon autonome avec un minimum de directives.Avant
expérience dans la conception de faible puissance est fortement souhaitée.Excellent
connaissances en TCL, PERL, Makefiles, C / C , le code de compétence très appréciée.
Le candidat idéal doit aussi posséder une connaissance intime, et ont
l'expérience préalable avec la mise en uvre d'une interface DDR/DDR2/DDR3.
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S'il vous plaît envoyer votre curriculum vitae à noagain.at.hotmail.dot.com
Design Engineer (DFT) Santa Clara 2009257 1 Responsabilités: La personne sélectionnée
sera d'abord responsable de toutes les générations mire de test pour périphériques mobiles.Le poste sera
ensuite s'étendre à d'autres domaines de la conception numérique de base.Qualifications: Éducation: BSEE (MSEE) préféré
Expérience: 2-5 ans d'expérience de l'industrie Digital Design Autres: Expérience de la conception pour le test (DFT)
Excellentes aptitudes en communication utile Doit être capable de travailler dans un environnement en rapide rythme.
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Qualifications: MSEE, PhD préféré,
avec 2 ans d'expérience forte en analogique / conception de circuits RF.Doit posséder d'excellentes compétences en conception de circuits
et les compétences des essais de laboratoire.Doit être à l'aise avec la scène une grande variété de tâches et qui aiment travailler en
un environnement d'équipe.Expérience avec les circuits intégrés à signaux mixtes fortement, système radio / architecture,
améliorations CAD, les techniques de protection ESD est un must.Responsabilités: Analog Design, à signal mixte
et les circuits de radiofréquence pour émetteurs-récepteurs intégrés CMOS hautement.Ces circuits peuvent inclure
amplificateurs, des filtres, régulateurs de tension, convertisseurs de données (CED / CAN), phase de boucles à verrouillage de phase (PLL's), delayedlock
boucles (DLL), un condensateur circuits commutés, amplificateurs de puissance, amplificateurs à faible bruit, des mélangeurs et de haute
la vitesse de série interfaces de données.Responsable de l'élaboration et le soutien du convertisseur analogique / RF blocs
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Responsabilités: Nous recherchons pour un individu qui est créatif,
motivé, énergique, agréable à travailler, qui met le groupe
dessus de soi pour compléter notre équipe.Le candidat sera
responsable de la mise en uvre de RTL GDSII des dessins et modèles numériques et
structures de test.Le candidat devra également participer à des flux
développement pour les nuds de processus de l'avance en 65nm et au-delà.
Qualifications: MS ou au-dessus de l'EE / CS ou discipline connexe 3 ans
d'expérience dans la position en question.Doit avoir enregistré des dessins au
65 nm ou moins.Posséder de l'expérience de planification et de mise en uvre
nombre élevé de blocs de conception cellule avec plusieurs macros.Expérience dans
enregistrement à haut niveau de mise en uvre de la conception physique hiérarchique,
et des modèles plats très appréciés.Le candidat doit posséder détaillée
commande de Cadence SoC Encounter et / ou Synopsys Astro / IC
place du compilateur et des outils de route.Le candidat idéal aura un
bonne compréhension de tous les aspects du front au back conception (y compris
synthèse, DFT, rez-de-la planification, le pouvoir de planification, de placement, CTS,
routage, SI, IR / EM, la fermeture moment, DFM, les flux de vérification physique)
et être capable de travailler de façon autonome avec un minimum de directives.Avant
expérience dans la conception de faible puissance est fortement souhaitée.Excellent
connaissances en TCL, PERL, Makefiles, C / C , le code de compétence très appréciée.
Le candidat idéal doit aussi posséder une connaissance intime, et ont
l'expérience préalable avec la mise en uvre d'une interface DDR/DDR2/DDR3.
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sera d'abord responsable de toutes les générations mire de test pour périphériques mobiles.Le poste sera
ensuite s'étendre à d'autres domaines de la conception numérique de base.Qualifications: Éducation: BSEE (MSEE) préféré
Expérience: 2-5 ans d'expérience de l'industrie Digital Design Autres: Expérience de la conception pour le test (DFT)
Excellentes aptitudes en communication utile Doit être capable de travailler dans un environnement en rapide rythme.
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