A
alanmck
Guest
Salut,
J'ai posté ceci dans la zone de DSP, mais je pense que c'est un groupe en cours de validité pour demander de l'aide aussi.
J'ai créé un filtre CRR pour un FPGA à l'aide de ONEoverT Tyder.Le VHDL a été créé amende ainsi que toutes les données de test et ModelSim compiler macro.Cependant, lorsque je simule la conception, je m'attends à voir une onde sinusoïdale à la sortie, mais je n'ai pas.
Je vois cependant les valeurs de sortie, mais la ce n'est pas dans un format analogique.
Les documents avec le logiciel de montrer un exemple avec les données d'entrée et de sortie des données comme des signaux réels, mais je ne suis pas les voir avec ma conception.Est-ce que quelqu'un sait comment afficher correctement le signal?
Je vous remercie
Al
J'ai posté ceci dans la zone de DSP, mais je pense que c'est un groupe en cours de validité pour demander de l'aide aussi.
J'ai créé un filtre CRR pour un FPGA à l'aide de ONEoverT Tyder.Le VHDL a été créé amende ainsi que toutes les données de test et ModelSim compiler macro.Cependant, lorsque je simule la conception, je m'attends à voir une onde sinusoïdale à la sortie, mais je n'ai pas.
Je vois cependant les valeurs de sortie, mais la ce n'est pas dans un format analogique.
Les documents avec le logiciel de montrer un exemple avec les données d'entrée et de sortie des données comme des signaux réels, mais je ne suis pas les voir avec ma conception.Est-ce que quelqu'un sait comment afficher correctement le signal?
Je vous remercie
Al