OP temps d'établissement

[aidenbu]

Je conçois le pipeline ADC.Pour l'échantillon et Hold circuit, comment puis-je simuler les OP utilisés pour cela et obtenir le temps d'établissement?Je ne reçois que l'unité de gain de bande passante et la marge de phase.Je ne suis pas très sûr que, si elle peut garder le temps de décantation assez.

 

[micel99]

Outre la bande passante, Opamp réglages d'affichage est lié au taux de groupe aussi.Je vous suggère de faire une analyse transcient.

 

[aidenbu]

Merci beaucoup!
Mon op temps d'établissement des besoins 4ns.Ma bande passante gain unité est 650Mhz.Ma casquette de charge est 2.5pF.Courant de sortie est 1,2 mA.Je ne suis pas sûr si ces UGB et la sortie courant peut satisfaire au temps de décantation ou non.Pouvez-vous me donner quelques conseils?

 

[chmhero]

Je sais seulement qu'elle est liée à l'analyse petit signal, déterminé à partir
localisation des pôles et zéros dans le petit circuit de signal equitment.
Je ne sais pas comment fonctionne le pipeline ADC.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />peut-être courant de sortie est liée à l'analyse du signal important.
hehe

 

[nkchenliy]

OP temps d'établissement est lié à la bande passante et la vitesse de montée.
Si votre bande passante op est 650MHz, votre temps d'établissement mai op être 7.5ns à 10.5ns dans l'analyse transcient.

 

[rajath]

Pour obtenir une réponse à un échelon, l'établissement se compose de deux phases: la phase d'orientation et de la phase de décantation.
Le slew-rate peuvent dépendre soit de l'orientation interne en cours, ou la charge externe de conduire capacité.
La phase de décantation dépend à la fois le gain en bande passante des produits et la marge de phase (type d'inter-related).Disposent d'une marge de phase de 50-60 pour un règlement bien.Aussi, la présence du pôle-zéro doublets avant la fréquence de gain unité ne peut sérieusement dégrader les temps d'établissement (pas très apparente lors de l'analyse ac).Donc faire une première analyse transitoire, et vérifier si sa lenteur dans l'orientation ou la phase de décantation.Cela devrait affiner votre problème.

 

[aidenbu]

Thank all of you very much!Je suis sincèrement reconnaissant de votre analyse et des conseils pour mon problème.
Comment puis-je faire une telle analyse transistant pour le PO.Comment puis-je vérifier la réponse à pas les op?J'ai lu un peu de papier.Ils montrent quelques résultats sur la réponse transistant étape transistant OP et les temps d'établissement, comme une sortie d'impulsion de l'OP.Je ne sais pas quel circuit, j'y ai besoin de se connecter aux OP et peut obtenir la réponse indicielle et l'analyse transistant.Puis des amis m'ont donner des conseils quelques-uns?

 

[carlyou]

Cadence utilisation ou HSPICE ne trans analyse.

 

[jiangwp]

En supposant que la décantation est erro ε, alors le temps de décantation est

ε = exp (-t / k)

k: le facteur de rétroaction UGB;

Donc, vous devez d'abord déterminer combien de bits chaque étape est de vous pipeline ADC.

Et, de connaître les ε.

Après cela, considérer le facteur de rétroaction de la phase de l'échantillon, recevoir les UGB (S);

Et, considérer le facteur de rétroaction de la phase trou, de recevoir l'UGB (H);

Ensuite, vous pouvez déterminer l'UGB = max (UGB (S), UGB (H)).

Peut-être, le slew-rate limite le THD, mais, quand l'UGB est augmentée, le slew-rate peut être augmenté dans l'intervalle.

Considérez ce qui est votre principal paramètre sujet de la SNR ou sndr, vous pouvez améliorer le slew-rate ou UGB.

 

[carlyou]

jiangwp, ce que vous avez dit est très bonne, y at-il certains matériaux que vous pouvez nous donner?

 

[eejli]

BK Razavi a bonne description sur le taux de giration et temps d'établissement.

 

[Surajit]

si elle est possible plz u envoyer les spécifications concernant la vitesse et la résolution de l'échantillon ur et maintenez par ex.si la vitesse est 20MSPS et la résolution est de 4 bits min puis le temps d'établissement requis pour l'AMP devrait être inférieure à 12.5ns.