optimisation de la consommation des CMOS numériques VLSI Circuits

[Vijai]

Salut

Je fais ce projet dans mon programme ... Donc, s'il vous plaît tout le corps essayer de donner des solutions à ce sujet
Désolé, mais vous avez besoin de connexion pour voir cette pièce jointe

 

[Arik]

Salut Vijai

En fait, l'optimisation de la consommation des circuits VLSI CMOS comprend un grand nombre de techniques qui peuvent être appliquées à différents niveaux d'abstraction à travers flot de conception.Je pense que vous avez besoin pour commencer d'étudier les types de dissipation de puissance dans les circuits VLSI CMOS.Et puis vous pouvez continuer avec les techniques d'optimisation de puissance pour chaque type.Je vais vous donner une brève description des types de pouvoir et de quelques-unes des techniques d'optimisation.Généralement la dissipation de puissance, dans les circuits CMOS est divisé au pouvoir dynamique qui se dissipe lorsque le circuit est dans un mode de travail et statique qui correspond à dormir mode d'un circuit.Pour l'optimisation d'une puissance dynamique peut être appliqué les techniques suivantes: clock gating, l'isolement opérande, ouverture de porte de puissance, la fréquence / etc échelle de tension.Pour l'optimisation de la puissance statique des techniques qui sont généralement appliquées sont: multi cellules Ve corps de polarisation, etc.
Vous avez donc besoin de faire des recherches sur les types de pouvoir, et les techniques d'optimisation mentionnés ci-dessus.Chacune des techniques d'optimisation mentionnés ci-dessus nécessite un examen prudent avant l'application d'un modèle particulier.

Cordialement,
Arik

 

[trungnl]

Arik Salut,

Merci pour votre annonce, il est très utile pour moi.J'étudie également les techniques d'optimisation.Pouvez-vous écrire un article détaillé plus sur l'optimisation de conception ASIC?

Cordialement,
NLTrung

 

[Arik]

trungnl Salut,

Le sujet d'optimisation énergétique, est très grand et il est difficile d'en discuter à l'intérieur d'un poste.Mieux vous souhaitez faire une recherche sur Internet et trouver des articles / articles / livres sur le sujet.

Cordialement,
Arik

 

[kgeorge123]

techniques d'optimisation énergétique sur un ASIC serait dans le design des niveaux plus élevés.

Par exemple déclenchement de l'horloge au sommet de la hiérarchie.Partielle ou ouverture de porte de l'horloge au niveau local lors de la synthèse d'arbres d'horloge.En dehors de cela vous pouvez aller chercher enablling partielle des parties à l'intérieur de la puce par exemple permettre à la mémoire que lorsqu'il est utilisé, etc Mais il a ses propres problèmes de retard.Outre que la plupart des puces de nos jours ont aussi une horloge de commutation de réseau qui serait en fait le commutateur de l'horloge d'une horloge basse fréquence pour économiser l'énergie.Une autre précaution est de s'assurer qu'il n'ya pas de bus à haute impédance ou des sorties qui sont flottants.Cette opération réduira considérablement le pouvoir.