Par Gatelevel sortie avec simulation de DesignCompiler

[themeis]

Cher ingénieur personnes

Je voudrais votre avis.
Avec Virsim, je tenais à simuler le niveau de mon porte-netlist synthétisée par DesignCompiler.

Avec la synthèse netlist et fichier de la bibliothèque,
j'ai utilisé virsim.
Toutefois, je ne pouvais pas simuler puisque le fichier de bibliothèque (~~~. lib) est Asic bibliothèque de cellules standard; Il
n'est pas un format verilog-bibliothèque.

Comment puis-je convertir le fichier de la bibliothèque de asic verilog bibliothèque?
Quelqu'un pourrait commentaire à ce sujet?
Merci beaucoup.

PS Puis-je viens de simuler avec mon netlist asic bibliothèque standard dans Virsim?

 

[tariq786]

Lib je pense que ces fichiers sont les fichiers binaires et vous ne les convertir.

J'espère que certains hauts fonctionnaires pourraient jeter plus de lumière

 

[paulki]

Themis Salut,
You cant do avec GLS. Libs.Vous avez besoin de Verilog / VHDL modèles de comportement pour la GLS (Ces Verilog / VHDL bibliothèques exactement imiter le comportement d'. LIB cellules).Je pense que la même Foundry vendeur de fournir les Verilog / VHDL pour la bibliothèque de modèles GLS sims.

-Paul

 

[NITIN BHARDWAJ]

Salut,
Pas sûr, mais conformal synopsys outil peut écrire verilog modèles après la lecture. Lib bibliothèques.

Regards;

 

[paulki]

Son moins bon outil Cadence a la capacité d'écrire des Verilog-modèle. LIB.S'il vous plaît publier le moyen d'écrire à Verilog-modèle de l'. LIBS.

-Paul

 

[ljxpjpjljx]

Je pense que vous avez besoin de ces BFM lib rtl en format!