Passage de paramètres au Design Compiler

[amsut]

J'ai écrit un code Verilog pour mon dessein, dans certains sous module je les ai paramétrés. Maintenant, je suis face à un problème que lorsque je retraduire ma conception niveau comportemental d'un design au niveau porte, tous mes paramètres devient fixe les valeurs par défaut et ne peut pas être changer. Est-il un moyen de résoudre ce problème sans avoir à réécrire chaque code toutes séparées pour chaque valeur de paramètre? Merci d'avance ....

 

[atena]

Essayez ceci: élaborer [module_name] bibliothèque WORK-param # [parameters_value maping] # mise à jour sûrement votre problème sera régler, mais ce sera un truc assez ennuyeux et massive.

 

[XHL]

Vous ne pouvez pas utiliser des paramètres dans votre netlist niveau de la porte - peut-être vous pouvez définir ces prameters comme entrée de vos blocs ou les faire configurer par votre protocole I2C/SPI. Une autre méthode simple consiste à mettre tous les paramètres dans un bloc dont la production se connecter à tous les autres blocs qui utilisent des paramètres. De cette façon, vous pouvez inclure ce fichier à la fois pour RTL / simulation porte.