M
mytreyi
Guest
S'il vous plaît quelqu'un me dire ...Est-il nécessaire dimensionnement transistor lorsque le détecteur de phase conception ... IAM n'obtenez pas de sortie à la VFI (IAM en utilisant 0,18 um cadence) ...
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J
jesseyu1984918
Guest
Avez-vous appliqué d'entrée trop rapide à votre porte logique?Habituellement, pour D-flip flop, vous avez besoin de suffisamment mise en place et tenir le temps afin de faire le verrouiller l'entrée, je pense que vous pourriez vérifier à ce sujet.
M
mytreyi
Guest
très très ThanQ .....
J'ai appliqué delay = 0NS
temps de montée = 100ps
fall time = 100ps
V1 = 0V
v2 = 1.8v
pulse width = 20ns
impulsions période = 40ns
(W / L) n = (W / L) p = 240nm/180nm
J'ai appliqué delay = 0NS
temps de montée = 100ps
fall time = 100ps
V1 = 0V
v2 = 1.8v
pulse width = 20ns
impulsions période = 40ns
(W / L) n = (W / L) p = 240nm/180nm
D
dick_freebird
Guest
Essayez le "glisser" les différentes phases de l'autre à la recherche du
sortie à changer de comportement.À certains décalages phase dans laquelle vous
-devrait-ne vois rien arriver.Mais vous devez vérifier à la fois
«précoce» et «tardives» opération.
sortie à changer de comportement.À certains décalages phase dans laquelle vous
-devrait-ne vois rien arriver.Mais vous devez vérifier à la fois
«précoce» et «tardives» opération.
M
mytreyi
Guest
dimensionnement transistor ... est-il effectué à la sortie ....