pipeline> ADC algorithme de correction numérique

[HSPICE]

Bonjour à tous:Je suis la conception d'un ADC 12 bits piepline (très classique un).Il est basé sur 1.5bit/stage 3bit (dernière étape).Dans certains journaux et les spécifications des produits, il ya plus de stades assez sur l'ensemble, par exemple: 12 1.5bit étapes et un 3bit étapes.Je me demande ce que l'algorithme dans ce cas, après correction numérique DSR, il y aura résolution 15Bit et jeter les 3 dernières étapes?!Quoi de bénéficier derrière ce "luxe" de correction?

Apprécions votre aide.Vincent

 

[stanlangley]

Vincent,

L'OMI, plus les bits redondants, la plus grande tension de décalage de comparaison peut être tolérée.Peut-être que la raison.

Stan

 

[sadfish]

plus les bits de redondance, la plus grande tension de décalage de comparaison peut être toléré?
Quelle est la raison?

 

[carlyou]

qui peut donner quelques meterials de l'étalonnage numérique?

 

[EZT]

HSPICE Salut,
Je me demande pourquoi tout le monde doit utiliser un flash 3-bit ADC comme la dernière étape et après la correction d'erreurs numériques, retirez les trois dernières étapes.Cela peut même les résultats de certains problèmes.S'il vous plaît expliquez votre problème dans plus de détails et / ou envoyer le cas particulier.

Cordialement,
EZT