Place Manuel et itinéraire

[sandeep_sggs]

Bonjour à tous, quelqu'un peut me dire quelle est la signification du «Manuel lieu et l'itinéraire" dans les outils de Xilinx (j'utilise xilinx9.1) et comment le faire en détail! Est-ce vraiment utile processus manuel envisage la bonne place et les algorithmes de parcours intégré dans les outils de s `fournisseur. Je peux me tromper, donc s'il vous plaît me rectifier si est tellement le cas! Tout document bon pour ce sujet est la bienvenue. plz faire aussi tôt que possible ..

 

[pini_1]

Parfois, lorsque la conception de votre taux d'utilisation élevé atteint, l'outil peut avoir des difficultés dans le processus de lieu et l'itinéraire. Alors un peu d'aide du concepteur est nécessaire. Au moins deux approches existent. Une option est de le faire manuellement l'intégralité du code problématique. Si le code est trop grand, cette approche peut être fastidieux pour le débogage et le maintien. Une autre approche pourrait consister à aider juste un peu l'outil. Voici un exemple d'une conception ancienne de la mine à l'aide XILINX avec une utilisation de 96%. 1. Localiser manuellement les appareils FF du séquenceur principal dans le milieu. 2. Force toute logique lente comme la logique LED d'être sur le côté (loin du centre-ville). 3. Essayez un peu de graines et voir les résultats assortis. VHDL / Verilog / XILINX exemples backend à http://bknpk.no-ip.biz/

 

[farhantariq]

Eh bien chers La scène est juste que le péage est un vendeur thats général tool.ya ce professionnel, mais Interaction Designer rendre plus spécifique et efficace.

 

[sanjay11]

il est toujours utile si au moins les blocs de conception sont placés manuellement (à proximité de leurs OI). Elle réduit la charge sur l'outil dans une large mesure et de parvenir à une meilleure synchronisation. Signal non chacun et de chaque module doit être manuellement manipulées. Un placement de haut niveau manuelle des blocs (lieu guidées et parcours) résulte en moins de temps courir trop.

 

[victoria_jitesh]

QUELQUES À FAIRE ET À NE PAS FAIRE D'ÊTRE considérer tout lieu et l'itinéraire Les tongs sont presque libres dans les FPGA dans les FPGA, la zone consommée par un design est généralement déterminée par la quantité de circuits combinatoires, non pas par le nombre d'ip-ops. But pour l'utilisation de 80-90% des cellules sur une puce. Si vous utilisez plus de 90% des cellules sur une puce, puis le programme de placement-parcours pourrait ne pas être capable d'acheminer les câbles pour connecter les cellules. Si vous utilisez moins de 80% des cellules, puis sans doute: il ya des optimisations qui augmenteront les performances et permettent encore la conception pour tenir sur la puce, ou vous avez dépensé trop d'effort humain sur l'optimisation pour la zone basse, ou en tant que possible, essayez de s'assurer que toutes les IP et l'horloge utilisation op mêmes, puis horloge horloge n'impose aucune contrainte sur le lieu où l'outil-routage IP met-ops et portails. Si différentes ip-ops utilisé horloges différentes, alors ip-ops qui sont près de l'autre serait probablement nécessaire d'utiliser la même horloge. Utilisez un seul bord du signal d'horloge