PLL en profondeur

A

AdvaRes

Guest
Salut les membres,

J'utilise le livre de Gadner comme une référence pour comprendre comment est conçu et PLL comment fonctionne ses différents blocs.Mais lorsque
j'ai essayé de comprendre en profondeur ces questions,
j'ai remarqué que le livre, ainsi que la majorité des documents et des livres ne traite pas les cas particuliers et notamment la situation dans le fonctionnement de la pll.
J'ai besoin de votre aide pour comprendre ces questions undiscussed.
Considérons une PLL, composé d'une veste, un PC, d'un filtre, un VCO et d'un diviseur de fréquence.

1 - Le PFD est de détecter la fréquence et la phase.
Un pas essentiel cas est examiné lors de la remise à zéro des signaux qui en même temps (ou avant un court laps de temps) avec le signal d'horloge qui pilote le VFI.
Dans ce cas, le DFF concerened par ce signal d'horloge
n'est pas définie et que la tension VCO changement dans la direction opposée.Ce phénomène se répète undefinetely et VCO Vtune va osciller.
Comment pouvons-nous résoudre ce problème?

2 - Lorsque le verrouillage de la PLL VCO Vtune stabiliser Vf.Si
j'ai bien undestood, le filtre est conçu en utilisant comme intrants informations Vf et le CP
de l'actuel PCI.
La fonction de transfert du filtre est l'impédance Z (s) = Vf (s) / Icp (s).
Si nous faisons le calcul, nous pouvons déterminer toutes les caractéristiques de notre filtre en termes de résistance et les capacités.Mais quand on utilise le filtre à l'intérieur de la pll nous ne devrions pas être surpris si les résultats escomptés ne sont pas trouvées.En fait
c'est normal car nous avons ignoré les autres impédance d'entrée du VCO.
Comment peut-on déterminer le VCO entrée avant la conception du filtre de sorte que l'impédance totale Z (s) comprend la impeance de l'entrée VCO?Toutes vos réponses et commentaires sont Welcommed.

Observe,
Advares.

 
Je suis désolé, et je vais essayer d'expliquer, après je pense à elle.Ajouté après 23 minutes:AdvaRes a écrit:

Salut les membres,J'utilise le livre de Gadner comme une référence pour comprendre comment est conçu et PLL comment fonctionne ses différents blocs.
Mais lorsque j'ai essayé de comprendre en profondeur ces questions, j'ai remarqué que le livre, ainsi que la majorité des documents et des livres ne traite pas les cas particuliers et notamment la situation dans le fonctionnement de la pll.

J'ai besoin de votre aide pour comprendre ces questions undiscussed.

Considérons une PLL, composé d'une veste, un PC, d'un filtre, un VCO et d'un diviseur de fréquence.1 - Le PFD est de détecter la fréquence et la phase.

Un pas essentiel cas est examiné lors de la remise à zéro des signaux qui en même temps (ou avant un court laps de temps) avec le signal d'horloge qui pilote le VFI.

Dans ce cas, le DFF concerened par ce signal d'horloge n'est pas définie et que la tension VCO changement dans la direction opposée.
Ce phénomène se répète undefinetely et VCO Vtune va osciller.

Comment pouvons-nous résoudre ce problème?2 - Lorsque le verrouillage de la PLL VCO Vtune stabiliser Vf.
Si j'ai bien undestood, le filtre est conçu en utilisant comme intrants informations Vf et le CP de l'actuel PCI.

La fonction de transfert du filtre est l'impédance Z (s) = Vf (s) / Icp (s).

Si nous faisons le calcul, nous pouvons déterminer toutes les caractéristiques de notre filtre en termes de résistance et les capacités.
Mais quand on utilise le filtre à l'intérieur de la pll nous ne devrions pas être surpris si les résultats escomptés ne sont pas trouvées.
En fait c'est normal car nous avons ignoré les autres impédance d'entrée du VCO.

Comment peut-on déterminer le VCO entrée avant la conception du filtre de sorte que l'impédance totale Z (s) comprend la impeance de l'entrée VCO?Toutes vos réponses et commentaires sont Welcommed.Observe,

Advares.
 
Oui jecyhale,
Je
suis à la troisième édition de l'ouvrage.
La réinitialisation est le signal généré pour réinitialiser le DFF de le VFI lorsque la référence, et les réactions des horloges hausse de pointe sont détectés.

 
Le signal de réinitialisation est généré si les deux UP et DW sont actifs.C'est le cas d'un petit CLK à Q proposition immédiatement après l'augmentation de pointe.En outre, la NAND2 avec un petit retard.Il ya donc moins actifs fois pour UP et DW.

La question est dans la pratique que l'actuel commutateurs sont souvent plus lente.Donc, vous le délai de réinitialisation et de créer plus de temps minimum active pour UP et DW.De cette manière, les courants pourraient
s'installer à proximité de la pleine valeur et les frais d'intégration de la différence de phase est linéaire nouveau.

 
rfsystem a écrit:

Le signal de réinitialisation est généré si les deux UP et DW sont actifs.
C'est le cas d'un petit CLK à Q proposition immédiatement après l'augmentation de pointe.
En outre, la NAND2 avec un petit retard.
Il ya donc moins actifs fois pour UP et DW.La question est dans la pratique que l'actuel commutateurs sont souvent plus lente.
Donc, vous le délai de réinitialisation et de créer plus de temps minimum active pour UP et DW.
De cette manière, les courants pourraient s'installer à proximité de la pleine valeur et les frais d'intégration de la différence de phase est linéaire nouveau.
 
Pourriez-vous estimer quel est le minimum de temps actif le VFI et quels sont les temps de la commutation des sources de courant.

Dans la pratique, le rapport doit être 2-5.

 
Le VFI détecte Frequecnies de 500Mhz,
est la source de courant Ic = 2LA

 
Ainsi, la période de référence est 2ns.Si vous souhaitez utiliser 80% de cette période d'action pour la phase de règlement, car le minimum de perte de temps sont actifs pour l'exploitation, le minimum devrait être active fois

400ps

Utilisation du guide ratio 2-5, les sources de courant doit passer dans

80-200P

Pour une source de courant 2UA il semble assez rapide.Je suppose que le VDSAT des sources de courant sont faibles, ce qui est lent et que vous
n'utilisez pas la longueur minimale des dispositifs.

 
rfsystem a écrit:

Ainsi, la période de référence est 2ns.
Si vous souhaitez utiliser 80% de cette période d'action pour la phase de règlement, car le minimum de perte de temps sont actifs pour l'exploitation, le minimum devrait être active fois400psUtilisation du guide ratio 2-5, les sources de courant doit passer dans80-200PPour une source de courant 2UA il semble assez rapide.
Je suppose que le VDSAT des sources de courant sont faibles, ce qui est lent et que vous n'utilisez pas la longueur minimale des dispositifs.
 
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