point de fonctionnement de l'AMP DC différentiel de Spectre

D

design_oriented

Guest
Salut les gars,

Je suis en train de vérifier les régions d'exploitation pour un différentiel CMOS ampli op au spectre de Cadence.Je peux voir les régions que 0,1,2,3 mais je suis d'avoir quelques problèmes dans l'application des intrants pour l'amplificateur différentiel pour obtenir les points de fonctionnement pour chaque transistor DC dans la conception.

Ma configuration est un différentiel entièrement pliée cascode avec différentiel et PMOS entrée transistors NMOS montré dans l'image ci-dessous.

Pour obtenir le point de fonctionnement DC, puis-je connecter un terminal de l'inversion PMOS et NMOS à 1 V et un autre à 1V?

Toute aide pour essayer de comprendre comment biais l'amplificateur différentiel pour voir les régions d'exploitation DC est grandement appréciée.

Merci.
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Le jpg indiqué ne contient pas une cadence annoté schéma avec «région» attributs.

Pourriez-vous fournir la bonne.

 
Merci pour les commentaires.

Ci-joint deux photos montrant DC et AC simulations.

La simulation DC a été fait avec des sources de tension DC négative V0 et V4 appliqués aux entrées différentielles PMOS et NMOS gardé les entrées flottantes.
V0 est balayé de 0-1V DC et V4 est maintenue constante à 1V DC.

Dans ce je ne reçois pas M0, M12 et M6 en saturation.J'ai essayé de jouer avec le W de l'PMOS, mais il n'a pas changé la région de la saturation.

Est-ce l'approche de la droite pour effectuer une simulation DC?

J'ai fait la même chose pour les entrées NMOS (fabrication de l'apport positif DC) avec l'entrée PMOS flottants.

Également ci-joint la simulation AC pour une onde sinusoïdale d'entrée de 10mVpp à 20 MHz.J'ai montré le W / L pour les transistors.

Toutes les idées comment je peux obtenir des transistors de la saturation?

Merci encore pour votre aide.
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Ainsi, vous utilisez un balayage DC mais vous êtes juste vérifier les transistors "régions" en utilisant les valeurs annoté ce qui signifie que vous n'êtes pas vraiment faire quelque chose par le balayage de la tension.Puisque vous êtes dans une configuration de simulation en boucle ouverte, ce que vous devez à exécuter est soit une carte SIM en boucle fermée pour fixer les potentiels d 'entrée DC, ou en utilisant les résultats de votre balayage DC, trouver le point de saturation de fonctionnement et l'utilisation du DC offset d'entrée dans vos fournitures tension de sorte que les bonnes valeurs se annoté.

diemilio

 
Merci pour la réponse, diemilio.

Je vais essayer de retirer le balayage et de n'appliquer que les DC.à la fois les intrants pour la simulation.

Alors, quand je le vérifier en boucle fermée, dois-je connecter la sortie à l'entrée négative et la masse l'entrée positive et puis exécutez la simulation DC?

 
Le n-bien les robinets de la M20 et M21 sont PFET erreur reliée à GND.C'est pourquoi les forts courants (> 3 mA) à travers M7 et M10 sont court-circuitées par le parti pris de la source au vrac diodes à l'avant de M20 et M21 à GND.

Pour un fonctionnement normal et la simulation, les deux entrées doivent être biaisée à la DMV DC / 2.

 
Merci pour les commentaires.Avec le PMOS connexion correcte, tous les transistors M0 et M3, sauf en sont la saturation.M0 et M3 sont dans la région linéaire.

J'ai essayé de changer leurs W, mais je ne peux pas les obtenir de la saturation.Dois-je leur en saturation?

Merci encore pour votre aide.

 
design_oriented a écrit:

J'ai essayé de changer leurs W, mais je ne peux pas les obtenir de la saturation.
Dois-je leur en saturation?
 
Merci Ok.J'ai changé et cela a fonctionné.

Je sais que vous l'a suggéré un fichier pdf qui montre un circuit de banc d'essai, mais je voudrais savoir comment je peux mesurer les AC et DC gain avec la configuration que j'ai?

Dois-je connecter la sortie à l'entrée négative et d'appliquer l'entrée CA à la borne positive?

Aussi ai-je besoin d'un offset DC (= VDD / 2) dans mon entrée AC?

Merci encore pour votre aide.

 
design_oriented a écrit:

Merci Ok.
J'ai changé et cela a fonctionné.
 
Ok désolé, je viens de remarquer que M3 n'est pas de la saturation, mais dans la région linéaire.

J'ai tous les PMOS avec W = 30 et tous les NMOS avec W = 10.

Comment puis-je obtenir le NMOS M3 dans la région de saturation?

 
Je pense que tous les courants MOSFET source de votre (M3, M16, M4, M0, M10, M7) sont trop larges.Mais au lieu de réduire leurs largeurs Je préfère prolonger leur durée (par exemple de 0,18 à 1, voire 2μm), en raison d'une meilleure correspondance.

D'un autre côté je pense que votre entrée différentielle MOSFET (M2, M11 et M12, M6) ne sont pas assez large: je vais essayer et leur donner au moins la même largeur que le cascode (sortie) MOSFET (c.-à-NMOS W = 10 et W PMOS = 30).Au moins si vous êtes intéressé à faible bruit.

 
La raison en est qu'il ya quelque chose de vraiment mauvais avec votre courant de polarisation de la queue.En supposant que le DC de sortie ampli op est VDD / 2, qui désigne à la fois la queue de votre transistors sont également biaisé à VDD / 2, qui est un énorme overdrive, forçant ainsi à la fois en linéaire.Si vous inclinaison de votre ampli op DC sortie, vous pouvez en mettre un d'entre eux dans la saturation, mais l'autre sera poussé plus loin dans la région linéaire.

Vous devriez vraiment essayer avec la configuration à rail entrée rail standard avant d'essayer d'autres architectures fantaisistes.Cette architecture semble avoir de nombreuses boucles aussi, et même si vous parvenez à obtenir le droit de DC, la stabilité sera un problème.

 
mat Salut,

ce circuit provient d'un document bien connu (Song et al., a. ci-dessous, fig. 3, p. 2), aurait été fabriqué dans un std 0.6μm.Bien-processus n @ ANAM, et devrait bien fonctionner pour des tensions d'alimentation comprise entre 1,8 et 3,3 V, artle fichier PDF ci-dessous, p.3.Il faut juste le redimensionnement!
Désolé, mais vous avez besoin de connexion pour voir cette pièce jointe

 
Disons simplement examiner la queue du côté N en cours, pour le cas simple où l'entrée et la sortie de mode commun est égal à VDD / 2.Il est polarisée à VDD / 2, ce qui lui donne un overdrive de VDD/2-Vth (M3).
La fuite du nœud à la queue DC est VDD/2-Vth (M1)-VOV (M1).
Cette tension de drain doit être supérieure à l'overdrive de M3 pour la M3 de rester à saturation, ce qui donne VOV (M1) <Ve (M3) - Ve (M1).
Maintenant, et M3 utiliser des transistors M1, sauf avec des seuils différents, il va prendre transistors gigantesque de «peut-être» se M3 en saturation.Biaiser les intrants et / ou les sorties et vous poussez plus loin dans M3A la région linéaire.
J'ai appelé tous les transistors par rapport au papier.Cependant, les choses juste ne s'additionnent pour moi.

 
, thank you, I didn't yet consider that.

Vous avez raison, échec et mat,
je vous remercie, je n'ai pas encore considérer que.M3 (et tous les autres la queue FETs courants) ne pouvait rester en saturation, si les transistors entre les deux (le bon cascode les actifs) serait de déterminer le courant (c'est à dire si le courant dans le courant FETs queue serait beaucoup plus faible que leurs court-circuit courantes) - mais ce n'est pas souhaitable, bien sûr.En outre, les fluctuations de sortie (noté à la page 3 du document ci-dessus) montrent que le courant des transistors de queue ne peut pas rester dans la saturation - du moins pas quand la sortie est proche de l'rails d'alimentation PWR - contrairement à la déclaration sur p.2 du document.

A 1.8V alimentation, le gain de 80dB signalé (p. 3) est assez élevé.Sa forte diminution des tensions d'alimentation plus élevée (gain ≈ 60dB @ DMV = 3,3) montre sa dépendance de moins en moins «saturation» (ou de tomber RO) de l'actuel FETs queue avec la DMV ratio Ve.

Mais il semble encore assez OTA bonne architecture pour les applications à faible tension d'alimentation, compte tenu de la fonction d'auto-polarisation.Je voudrais pouvoir analyser le circuit, mais actuellement je suis sans accès à la C (at) dence licences

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triste" border="0" />

.

will find the right sizing for his process!

Heureusement, l'OP
se trouve le droit de dimensionnement pour son processus!

 
Salut les gars,

J'ai pu obtenir tous les transistors de la saturation, sauf M6 et M12.Peu importe ce que je fais (largeur et longueur changement) ces deux continuer à rester dans la région linéaire.

J'ai décidé d'aller de l'avant avec les simulations AC.

J'essaie d'obtenir le gain.Cependant, je suis perplexe.

Dois-je mesurer le gain séparément d'abord avec le NMOS (avec le 0.9V tension continue positive pour les deux entrées NMOS), puis répéter avec le 0.9V PMOS avec-?

Je suis reliant la sortie à travers une source de courant à l'entrée négative et la connexion d'un Vcc de magnitude AC de 10 mV.Comment puis-je balayer la fréquence de ce pour obtenir la réponse en fréquence?Comme la résistance de la source de courant sera très élevé ce droit est ouvert gain de la boucle?

Merci encore pour votre patience et votre aide.

 
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