"ponction" signaux des modules de HDL pour la vérification?

[umairsiddiqui]

Accord sur l'agriculture,inside the module...(i'm working in vhdl)

Monsieur le Président, surtout dans Verilog j'ai vu initial $ affichage
à l'intérieur du module ... (je travaille en VHDL)

Fondamentalement, je wanto également appuyez sur l'extérieur et les signaux internes et registre de sortie de mon cpu personnalisé (en test sur VHDL ModelSim 5.7 édition Xilinx personnalisé) et les log dans le dossier, pour les intructions Procesor important.

devrais-je écrire «exploitation forestière» dans la procédure du côté du code de l'unité de contrôle (création d'encombrement) - en faire une partie ...
et ajouter des commentaires comme
Code:

- Traduction de synthèse synopsis off

 

[echo47]

En utilisant les noms des signaux hiérarchique, votre banc d'essai peuvent accéder à toute la conception de signaux de votre, puis de les afficher, les enregistrer, que ce soit.Mais de toute façon je pense que n'est pas la réponse dont vous avez besoin.

Avez-vous découvert ce texte en mode formaté?Ce n'est pas printf, mais c'est mieux que rien:
write (some_file_handle, real'IMAGE (some_real_variable) & chaîne '("du texte") et time'IMAGE (some_time_variable) et LF);

 

[bibo1978]

Je suppose que vous pouvez également utiliser le ModelSim lui-même de suivre votre code, en utilisant des fonctions virtuelles et des signaux virtuels.Ceci est parfois approprié, mais je ne sais pas si c'est adapté à votre situation.