port à l'aide des tableaux de bloquer le processus

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Richard Divakar Vemagiri

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Salut, svp aider moi avec cette .. [FONT = "Comic Sans MS"] fft entité est le port (entrée: dans le tableau (0-7) d'entiers); fft fin; [/FONT] Erreur - près de "réseau": attendons STRING ou identificateur ou
 
vous devez déclarer un type. de préférence dans un paquet. par exemple: my_input_type type est un tableau (aire de répartition naturelle) d'entiers, si ce n'est dans un paquet, vous pouvez alors porter sur le colis dans chaque fichier qui instancie ou définit fft.
 
permute Salut, désolé pour revenir en retard. mais je vous remercie pour la réponse ur. En fait, je n'ai pas très bien comment u voulait que je fasse ce genre de choses ensemble. Can u me dire comment écrire un bloc de paquet, et où je devrais le mettre dans l'éditeur de texte? Désolé, mais je suis nouveau sur VHDL et im 'essayer d'apprendre ... En vous remerciant, Richard [QUOTE = permute; 858784]. Vous avez besoin de déclarer un type. de préférence dans un paquet. par exemple: my_input_type type est un tableau (aire de répartition naturelle) d'entiers, si ce n'est dans un paquet, vous pouvez alors porter sur le colis dans chaque fichier qui instancie ou définit fft [/QUOTE].
 
... Désolée, mais je suis nouveau sur VHDL et im 'essayer d'apprendre ...
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Asic-monde comme une url assez bonne [= http://www.asic-world.com/vhdl/index.html] VHDL tutoriaux [/url]. J'espère que vous aide sur votre chemin!
 
[FONT = "Microsoft Sans Serif"] pck paquet est my_input_type type est un tableau (0-7) d'entiers; pck fin; pck corps de package est pck fin; IEEE bibliothèque; ieee.std_logic_1164.all utilisation; ieee.std_logic_arith.all utilisation ; ieee.std_logic_textio.all utilisation; work.pck.all utilisation; fft entité est le port (entrée: my_input_type inout; O1: my_input_type out); fft fin; fft_arch architecture de la FFT est entamer le processus (d'entrée) variable j, n1, temp : integer; variable i: integer; commencer j: = 0; for i in 0 à 7 boucle n1: = 4, tandis que (> j = n1) boucle j: = j - n1; n1: = n1 / 2; fin de boucle ; j: = j + n1; if (i <j) alors temp: = input (i); entrée (i)
 
avez-vous exécuter la simulation, pour toute longueur de temps? Quel genre de simulation vous courez-vous? RTL ou la synthèse des postes?

<span style="color: grey;"><span style="font-size: 10px">---------- Message ajouté à 10h34 ---------- Le post précédent a été à 10:33 ----------</span></span>
En fait - en regardant le code - ce que la sortie que vous obtenez? Im devinant vous eu des erreurs, parce que vous ne pouvez pas utiliser entier comme un port inout parce qu'il n'est pas résolu.
 
Salut TrickyDicky, je n'ai pas d'erreurs. Je compile le code, et il dit que la compilation a réussi. J'utilise 'ModelSim PE Student Edition 10,0' pour simuler. Ainsi, après compilation, je clique sur "Démarrer la simulation et tout fonctionne bien. Maintenant les valeurs wen vigueur i dans un tableau de la «input» et «run», cliquez sur Je m'attends à ce tableau "O1" la sortie à avoir des valeurs, coz que c'est la dernière ligne dans mon code en disant "O1
 
la simulation est probablement en cours d'exécution, et se poursuivra jusqu'à ce que vous l'arrêter, à moins que vous l'exécutez pour une période de temps spécifique. En VHDL, une fonction de résolution permet un signal à être conduit à partir de deux sources. Le meilleur exemple en VHDL est std_logic, comme il est résolu. Si vous le faites dans votre code: slv
 
la simulation est probablement en cours d'exécution, et se poursuivra jusqu'à ce que vous l'arrêter, à moins que vous l'exécutez pour une période de temps spécifique. En VHDL, une fonction de résolution permet un signal à être conduit à partir de deux sources. Le meilleur exemple en VHDL est std_logic, comme il est résolu. Si vous le faites dans votre code: slv
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La première étape serait d'oublier VHDL et apprendre les bases de l'électronique numérique. Lorsque vous avez une meilleure adhérence à ce sujet, vous pouvez utiliser VHDL pour décrire un circuit.
 
En fait, c'est un de mes projets que j'ai besoin de finir dans les 2-3 semaines. Je ne sais pas si je peux passer du temps d'apprentissage VHDL d'abord, puis essayez de le mettre en œuvre!
 
Ensuite, vous pouvez être un peu coincé. Parce que votre code doit ré-écriture.
 
Sonne comme une application du monde réel peu de l'art de renégocier les délais pourraient être dans l'ordre. ;)
 
Salut, je voudrais savoir quelle est la valeur «i» prend dans ce code: CONV_INTEGER fonction (X: std_logic_vector) entier retour commencer pour i dans la boucle X'range --- Envisager la valeur passée à 'X' est de type std_logic_vector (0-2); Merci.
 
considèrent comme for i in 0 à 2 boucle si X a été std_logic_vector 7 downto 0, la boucle est la suivante: for i in 0 7 downto boucle
 
Salut TrickyDicky, Merci pour votre message. Mais, je trouve X'range ne fonctionne pas comme la façon dont vous dit que ce sera. Je donne un «X» std_logic_vector (0-2) et dire X'range pour 'i' la variable de boucle, le travail il ne marche pas. Mais si je mets à la place "for i in 0 à 2 boucles", ça marche. Dois-je inclure n'importe quelle bibliothèque ou faire autre chose pour rendre le travail X'range?
 
attribut de la gamme «fonctionne sur n'importe quel réseau. créez-vous vous conv_integer fonction propre? cette fonction existe déjà dans le std_logic_unsigned / bibliothèque signé. S'il vous plaît envoyer le code où vous dites que le X'range ne fonctionne pas, comme Im devine que vous avez fait quelque chose de mal.
 
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