Post problème de simulation de mise en page

[PARAMSETTY DIWAKAR]

Chers tous,

Je ne prelayout et simulation postlayout d'un DAC, dans la simulation prelayout tous les transistors sont de travail dans la saturation et de gain de 64 dB est bon, mais où, comme dans la simulation mise en page de poste, quelques transistors va linéaire et de gain tombe à 50 dB, comment puis-je obtenir les transistors de la saturation en post layout de simulation de l'évolution à la mise en page.

S'il vous plaît m'aider

Merci à l'avance.

Diwakar P

p.diwa453 (at) gmail.com

 

[erikl]

PARAMSETTY DIWAKAR a écrit:

Comment puis-je obtenir des transistors de la saturation en post layout de simulation de l'évolution à la mise en page.

 

[eecs4ever]

d'être en saturation, Vds> Vgs-Vt

Si vous diminuez le Vermont, il sera plus susceptible de tomber de la saturation

Tenter de diminuer le montant total de l'AMP en cours dans votre op, à commencer par la source de courant de queue.Calculez dont les transistors sont en baisse de la saturation, et pourquoi.