Post Synopsys Synthesis Using Simulation ModelSim

[FNK]

Toute idée de la façon de le faire?

 

[niko_zhang]

Verilog (netlist) sdf

 

[mdlin]

vsim-sdfmin xxx.sdf
vsim-sdfmax xxx.sdf

 

[gnomix]

#******************************************
# Pour Modeltech Simulator.
#******************************************
# VHDL

vlib travail (création de bibliothèques de travail)
vlib cible (créer la technologie de bibliothèque)
VCom tech.vhd travail cible (compilation de la technologie de bibliothèque)
VCom explicite netlist.vhd (compilation vhdl synopsys sortie)
VCom explicite test_benches.vhd (compilation de vos bancs de test)
vsim-t-sdfmin ps / UET = netilst.sdf test_benches (vsim avec le temps le moment ps = min (sdfmin / sdftyp / sdfmax) backannotation file = netlist.sdf (fichier writed par synopsys avec la commande write_sdf (je ne
suis pas sûr)) test_benches = nom de votre architecture de bancs de tests)# Verilog
vlog explicite netlist.v
vlog explicite test_fixture.v
vsim-t-sdfmin ps / UET = netilst.sdf test_fixture

 

[FNK]

J'ai eu quelques bonnes docs de Xilinx pour ce site.Espérons
qu'il sera utile.

Je viens de faire ce type de simulation ...merci.
Désolé, mais vous avez besoin de login pour afficher cette pièce jointe

 

[FNK]

Utilisation de modèles de technologie avec ModelSim Xilinx Foundation Series Software

 

[FNK]

Celui-ci est meilleur.Il explique la façon de compiler les bibliothèques Simprim

Utilisation avec ModelSim Xilinx Alliance Software.

 

[les morsures de serpent]

Si vous utilisez Xilinx de base, puis de base lib est également nécessaire.

 

[aadfar]

N'est-il pas d'écarts entre VHDL et Verilog?

 

[elektrom]

Qui, exactement, connaître les différentes entre-sdfmin, sdftyp-&-sdfmax dans ModelSim?

 

[EDA_Master]

tnx

 

[elektrom]

EDA_Master a écrit:

tnx

 

[flatulent]

tnx est court pour vous remercier

 

[philewar]

elektrom a écrit:EDA_Master a écrit:

tnx

 

[elektrom]

THX,

<img src="images/smiles/icon_surprised.gif" alt="Surpris" border="0" />