Pour une conception FPGA Spartan 3E - J'ai besoin d'une Fifo asymétriques

[BenKropp]

Salut, pour une conception spartiate Xilinx 3E-je besoin d'une asymétrie (Port 24Bit et 16bit), Fifo asynchrone. J'ai essayé de le construire en utilisant le générateur LogiCORE Xilinx, mais il semble que cette combinaison n'est pas possible. Des suggestions?

 

[tariq786]

Vous devez télécharger le livre "prototypage FPGA par exemple, Verilog par Pong P. Chou», disponible sur rapidshare ou Google Lisez la section 4.5.3 du chapitre 4

 

[nareshgtr]

Salut BenKropp, vous pouvez générer 24 bits et 16 bits fifos port asynchrone utilisant coregen de Xilinx. Quelle version de Xilinx que vous utilisez. Toujours si vous voulez écrire le code pour asyncfifo Je joins deux pdfs. En lisant ces vous pouvez concevoir FIFO asynchrone avec n'importe quelle largeur et profondeur. Cordialement Naresh Kumar V.

 

[BenKropp]

thx pour votre aide, mais je suis à la recherche d'un FIFO fournissant une écriture 24 bits et 16 bits du port lecture écriture du port et différents et de lire les horloges. J'utilise ISE9.2i et n'a pas trouvé un moyen de générer ce ratio port avec coregen. nareshgtr, peut-être je oublié quelque chose?

 

[j_andr]

de la solution la plus simple est de générer avec le fifo coregen 32/16, qui autant que je savoir est disponible en ISE et il suffit d'utiliser 24 'input' bits sur les 32; un peu, mais pas beaucoup, de façon compliquée est d'utiliser 24/24 FIFO et écrivez votre propre logique qui assigne les données de fifo au vecteur de 16 bits dans une manière souhaitée; ---