Pourquoi le temps le type de données est le 4-Etat dans le système de Verilog?

[yourcheers]

Est-ce que tout organisme n'a la moindre idée des raisons pour lesquelles le type de données TIME est le 4-Etat dans le système Verilog. Il est logique d'avoir "logique", "Reg" & "Integer" 4-Etat. Mais pourquoi le Temps?

 

[dave_59]

Le temps type de données est un synonyme de reg [63:0] Il s'agit de la façon dont il a été défini dans Verilog, qui ne comptait que 4 valeurs d'état. A l'origine temps et entier étaient non dimensionnés de sorte que la mise en œuvre pourrait choisir les tailles qui étaient optimales pour une mise en œuvre particulière, mais ont ensuite été fixé à 64-bits dans la norme IEEE. SystemVerilog introduit 2 valeurs d'état, mais ne pouvait pas changer la définition de temps pour des raisons de compatibilité ascendante.

 

[yourcheers]

Salut Dave Rich, Merci pour l'explication. Seules les personnes qui ont assisté à l'évolution de la SV peut répondre à cela. Merci pour l'aide.