pourrait me donner un exemple concernant la RAM à double port vrai?

[srilu]

Can u elobarate question ur?.

Srilu

 

[Vonn]

Voici le code VHDL pour une RAM double port avec lecture asynchrone.
Référence: Guide de l'utilisateur XSTlibrary ieee;
utilisation ieee.std_logic_1164.all;
utilisation ieee.std_logic_unsigned.all;

raminfr entité est
port (CLK: in std_logic;
WE: in std_logic;
a: in std_logic_vector (4 downto 0);
DPRA: in std_logic_vector (4 downto 0);
di: in std_logic_vector (3 downto 0);
SPO: out std_logic_vector (3 downto 0);
dpo: out std_logic_vector (3 downto 0));
fin raminfr;

SYN architecture de raminfr est
ram_type type est array (31 downto 0) de std_logic_vector (3 downto 0);
signal RAM: ram_type;
commencer
process (clk)
commencer
if (clk'event et CLK = '1 ') then
if (we = '1 ') then
RAM (conv_integer (a)) <= di;
End If;
End If;
Terminer le processus;
spo <= RAM (conv_integer (a));
dpo <= RAM (conv_integer (DPRA));
fin SYN;

 

[lzh08]

qui pourrait me donner un exemple concernant la RAM à double port vrai conçu par ep1c6 (serial cyclone).