Pourriez-vous m'aider sur cette erreur vhdl

[minemercan]

Je profite de cette erreur après la simulation de ce code: ne trouvez pas un pinstub / port dans le symbole, la fonction prototype, ou autre construction 'test' qui représente un dossier de conception qui correspond à la broche XA2 dans le fichier.

Il s'agit d'un simulateur de 16 bits CSA

Thank you for help
Mon

Le code est la suivante:

- 16 bit de retenue SKIP ADDER ----
LIBRARY IEEE;
Utilisez ieee.std_logic_1164.all;

CSA_FIXED_SIZE entité est
(port X, Y: in std_logic_vector (15 downto 0); - girisler
C: in std_logic; - C Girisi
S: OUT std_logic_vector (3 downto 0);
Cour: out std_logic); - C cikisi
fin CSA_FIXED_SIZE;architecture structurale des CSA_FIXED_SIZE EST

Composant adder5
(port tempX, tempY: in std_logic_vector (3 downto 0);
tempc: in std_logic;
Temps: out std_logic_vector (3 downto 0);
tempCout: out std_logic);
end component;

Composant skip4
(port SCIN, SCP: in std_logic;
SP: in std_logic_vector (3 downto 0);
Scout: out std_logic);
end component;

- Signal SignalP: std_logic_vector (15 downto 0);
- le signal de signalC: std_logic_vector (3 downto 0);
- le signal de skipCout: std_logic_vector (2 downto 0);commencer

Test: adder5 port map (X (3 downto 0), Y (3 downto 0), C, S (3 downto 0), le tribunal);
- RCA1: adder5 port map (X (3 downto 0), Y (3 downto 0), C, SignalP (3 downto 0), signalC (0));
- SKIP1: skip4 port map (C, signalC (0), SignalP (3 downto 0), skipCout (0));
- RCA2: adder5 port map (X (7 downto 4), Y (7 downto 4), skipCout (0), SignalP (7 downto 4), signalC (1));
- SKIP2: skip4 port map (skipCout (0), signalC (1), SignalP (7 downto 4), skipCout (1));
- RCA3: adder5 port map (X (11 DOWNTO

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Cool" border="0" />

, Y (11 DOWNTO

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Cool" border="0" />

, skipCout (1), SignalP (11 downto

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Cool" border="0" />

, signalC (2));
- SKIP3: skip4 port map (skipCout (1), signalC (2), SignalP (11 downto

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Cool" border="0" />

, skipCout (2));
- RCA4: adder5 port map (X (15 DOWNTO 12), Y (15 DOWNTO 12), skipCout (2), SignalP (15 downto 12), signalC (3));
- SS: skip4 port map (skipCout (2), signalC (3), SignalP (15 downto 12), la Cour »), - skipOut (3)
FIN structurels;-------------------------------------------------- ------------------
-------------------------------------------------- --------------------

- 4 triples BIT CARRY BLOC ----
----------------------------
LIBRARY IEEE;
Utilisez ieee.std_logic_1164.all;

adder5 entité est
(port XA, YA: in std_logic_vector (3 downto 0);
Cin: in std_logic;
SA: OUT std_logic_vector (3 downto 0);
Cour: out std_logic);
fin adder5;Structure de l'architecture de adder5 Est
signal C1, C2, C3: std_logic;
Composant fulladd
(port CIN1, x1, y1: in std_logic;
s1, Cout1: out std_logic);
end component;
commencer
stage0: carte port fulladd (Cin, XA (0), YA (0), SA (0), C1);
stage1: carte port fulladd (C1, XA (1), YA (1), SA (1), c2);
stage2: carte port fulladd (C2, XA (2), YA (2), SA (2), C3);
stage3: carte port fulladd (CIN1 => C3, Cout1 => Court, x1 => XA (3), y1 => Ya (3), S1 => SA (3));

fin de la structure;

--- 1 bit Full Adder BLOC ----
LIBRARY IEEE;
Utilisez ieee.std_logic_1164.all;
fulladd entité est
(port CIN2, x2, y2: in std_logic;
S2, Cout2: out std_logic);
fin fulladd;

LogicFunc ARCHITECTURE DE fulladd EST
commencer
S2 <= x2 XOR y2 XOR CIN2;
Cout2 <= (X2 et Y2) ou (CIN 2 et x2) ou (CIN 2 et Y2);
fin LogicFunc;

------------------------------------------
------------------------------------------

--- 4 BIT FULL Sauter le bloc ----
LIBRARY IEEE;
UTILISATION IEEE.std_logic_1164.all;

ENTITY skip4 EST
(port Cin, Cp: in std_logic;
P: in std_logic_vector (3 downto 0);
Cour: out std_logic);
fin skip4;
Davranissal ARCHITECTURE DE skip4 EST
BEGIN
Cout <= Cp ou (P (0) et P (1) et P (2) et P (3) et Cin);
FIN davranissal;