Problème avec la segmentation lors de l'utilisation VCS

[shweta_vlsi]

Salut à tous, Im en utilisant VCS pour ma simulation, quand je compile la conception avec VCS Il donne une erreur de segmentation. Im en utilisant VCS2006 dans RHEL3. J'utilise les commandes $ vcs-debug file.v

 

[bigrice911]

$ Vcs-debug-f file.v si file.v est une liste de fichiers Verilog, vous devez utiliser "-f" pour dire VCS vous voulez le compiler au lieu de le traiter comme un fichier Verilog.

 

[shweta_vlsi]

Salut bigrice911, thansks de réponse u, Im essayant de compiler uniquement le fichier Verilog pas la liste des fichiers Verilog.

 

[aji_vlsi]

bug dans l'outil Effacer, essayez de leur libération tard / latest. Sinon envoyez cas de test pour vcs_support SYNOPS ... Est-il travailler sans le drapeau de débogage? Ajeetha, CVC www.noveldv.com