Problème avec l'initialisation des variables en VHDL

S

smileysam

Guest
1) whenebver i initialiser le variabe, il donne un avertissement que sa n'est pas initialisé et est ignoré. 2) ne reconnaît pas de signal ou des variables de type TIME b
 
où êtes-vous originaire déclarer les variables et les signaux?
 
déclaration varibale ..... après l'architecture et avant la déclaration begin.
 
Bonjour, mis à part l'erreur de syntaxe (manque d'espace avec 20 ns) que vous avez fait allusion à RTL: Ce genre de déclarations de retard sont pour la simulation seulement, ils ne peuvent pas être synthétisés au matériel utilisés respectivement pour niveau transfert de registre [/ i ] description. Cordialement, Frank
 
Bonjour, Concernant le point (1), les variables ne peuvent être déclarées à l'intérieur d'un processus. Il ne peut pas être initialisées à l'intérieur d'une architecture en dehors du processus. Si vous voulez déclarer quelque chose au niveau architecture, utiliser les signaux à la place.
 
les signaux ne doivent être là ... que pour les variables, ils viennent avant le début de mot une déclaration de processus (de sorte qu'ils doivent être déclarées à l'intérieur d'un certain processus) P1: procédé (A) la variable X: .....; commencer .... processus de bout; / / / / / / / / / / / que pour RTL, il signifie que le code synthétisable ... ou un code qui peut être mis en œuvre effectivement avec des composants .... les déclarations de retard, par exemple, ne sont pas synthétisables!
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Salut, 1 - variable doit être déclarée et a attribué une valeur par défaut dans le fichier Forfait 2 - L'espace entre la valeur d'espace temps et de l'unité de temps est manquant. (20 ns ;) 3 - Lire la suite.
 
[Quote = master_picengineer] Salut, 1 - variable doit être déclarée et a attribué une valeur par défaut dans le fichier de package [/quote] il peut aussi être déclarée et définie dans une instruction processus, vous n'avez pas à utiliser des packages ;)
 
Salut Salma, Oui vous avez raison, mais cela dépend des outils utilisés. Je suis d'accord avec vous pour DC, mais pour les paquets ModelSim sont nécessaires.
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mmm je ne reçois pas ce que vous entendez c'est tout VHDL à la fin :) DC est pour Modelsim synthèse est pour la simulation je ne vois pas le rapport!
 
C'est une mauvaise Exemple des outils. Je dit ModelSim et ncsim pour la simulation si vous voulez (puisque le code simulable ne signifie pas que c'est synthétisable). VHDL est un langage, c'est l'utilisation dépendent des outils. Supposons que vous ayez un code synthétisable. Ce à dire que ce code, il est simulable. Malheureusement, ce n'est pas toujours vrai, c'est ur en utilisant Modelsim pour la simulation et DC pour la synthèse.
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yah ... mais je sais que VHDL ne dépend pas de l'outil .. c'est juste une façon de décrire le circuit ... quel que soit l'outil est ... je ne vois pas le lien de mentionner les paquets et leur relation avec les outils ... ce n'est pas pertinent! ce n'est que mon point de :) me corriger si je suis mauvais plz
 
Vous avez raison. Mais, mon expérience avec Modelsim 5,7 rude moi que les variables doivent être déclarées à leur valeur par défaut dans le fichier de package.
 
Salut, variable sera déclarée et affectée dans le fichier de package
 
chaque fois qu'un événement doit être effectuée au niveau du réseau .... dire une addition / soustraction / division ou tout autre événement .... abstractions de haut niveau sont utilisés pour définir l'architecture du processeur ... ceci est connu comme la description registre niveau de transfert ... il décrit le fonctionnement d'un système sans référence à des composants spécifiques .... ce qui concerne kazzam .....
 
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