Problème avec LVTTL / puce fanout LVCMOS

[EDA_hg81]

Le suivi est-à-2 LVCMOS 1 / LVTTL Fanout tampon circuit.

L'horloge d'entrée est de 30 MHz d'horloge, qui fonctionne bien.

Clock1 est envoyé dans FPGA, Clock3 et Clock4 sont envoyés à deux tongs D (74HCT173DB, 112).

Mais les sorties de la broche 5 pourquoi et la broche 8 de la puce fanout sont manquants?

 

[keith1200rs]

Avez-vous exploré toutes les broches à puce pour vérifier toutes les entrées et pouvoir regarder OK?Le circuit semble correct.Essayez de supprimer tout ce qui pouvait être le chargement des sorties de l'horloge.

Keith.

 

[karesz]

Salut hg81,
Est-ce OK pour votre modèle, si CLK2 et 3, un délai supplémentaire 2.3nsec doivent CLK1?
Je veux dire, tu le veux?D'autres je connecter les deux CI pin3 à Clk-en ...
Vérifiez pls sur les deux pins Vd (1 / 2 & 6) par Ohmmètre et sur la broche IC directe qu'il a connexion (zéro Ohm) à VD `s de 3,3 V, de même pour les connexions GND bot CI Pin 4 & /!
A propos, à quelle hauteur est votre pls clk entrée? Il doit être au minimum de 2 V crête à zéro et à 1,3 V au maximum si elle n'est pas à zéro, c'est ...
D'autres ont dit une impulsion entre 0 ... 2 ... 3 V!
Ce n'est pas moi clairement, vous n'avez pas certains CLKS sur les 4 sorties, ou clk1 est en fonction?
K.

 

[amitjagtap]

Salut EDA_hg81,
De ce que j'ai compris schématique id clock1 va FPGA et aussi pour fanout tampon IC ..Est-il si?Si oui, alors cela peut être le coz de votre problème ...
Voir FPGA détient signaux s'il n'est pas utilisé ou pendant la période initiale.
Eh bien ce que tu peux faire, c'est de la carte une horloge autres tampon d'entrée du FPGA au lieu de clock1.Qu'est-ce que je veux dire, c'est laisser le clock1 passer par FPGA à la mémoire tampon.dans ce u pouvez utiliser cette horloge à l'intérieur de FPGA et u peut faire correspondre à une horloge mondiale broches également.