Problème dans la simulation - différence entre la simulation SPICE

[fasto2008]

Bonjour à tous, Est-il grande différence entre la disposition de conception et de simulation SPICE de simulation même circuit électrique. Parce que je trouve dans mon miroir de courant simple avec deux bande passante NMOS = 13.6KHZ. Et quand je la disposition de conception avec le L-EDIT Tanner et après l'extraction du fichier d'épices je trouve la bande passante = 532 HZ. S'il vous plaît aidez-moi Merci d'avance

 

[erikl]

Cela signifie que votre actuelle est 1 nA ou moins, et le routage layout ajoute un facteur 20 des capacités aux capacités inhérentes transistor. Vérifiez votre netlist extraite d'un tel parasitage gros! Cheers, erikl

 

[fasto2008]

Merci pour votre aide erikl mais le problème n'est pas avec actuelle parce que je simule moins de 1 nA et plus, j'ai le même problème. Je vérifie à nouveau mon netlist extraite pour des capacités parasitaires et jusqu'à maintenant j'ai le même problème. S'il vous plaît aidez-moi.

 

[erikl]

Dans ce cas, je vous suggère de supprimer (hors commentaires) les parasites dans votre netlist extraite (peut-être un par un, et chacun d'eux à la fin) et savoir quels parasites bouchon (s) (ou l'inductance (s )?) est / sont responsables de la destruction de la bande passante. Vous êtes-vous d'utiliser les modèles de même transistor à la fois votre netlists pré-et postLayout? Bonne chance! erikl