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diju.ms
Guest
haai je suis en utilisant Xilinx 9.2 pour VHDL / Verilog outil de simulation ModelSim coding.My est 10.0.I avez activé l'option intégrée dans les outils Xilinx que modelsim.For VHDL il travaille perfectly.but quand je suis simulation Verilog modèle sim montre l'erreur de tous les time.I ne suis pas en mesure de comprendre ce que c'est ... quelqu'un peut-il m'aider s'il vous plaît ... le message d'erreur est ....... [syntax = verilog] [/syntax] do {} # mux.fdo ** Avertissement: (Vélib-34) Bibliothèque existe déjà au «travail». # Modèle technologie ModelSim SE vlog 10.0b compilateur 2011.05 5 mai 2011 # - Compilation module MUX modules de niveau # # # mux: Top Model # Technologie ModelSim SE vlog 10.0b compilateur 2011.05 5 mai 2011 # - glbl module de compilation niveau # # Top modules: # # GLBL vsim-L-L cpld_ver uni9000_ver-lib travail-t 1ps mux glbl # ** Note: (vsim-3812) Conception est optimisé ... # ** Error: (Vopt-19) Impossible d'accéder au «cpld_ver« bibliothèque »cpld_ver". # Aucun fichier ou répertoire. (Errno = ENOENT) # ** Error: (Vopt-19) Impossible d'accéder au «uni9000_ver« bibliothèque »uni9000_ver". # Aucun fichier ou répertoire. (Errno = ENOENT) # ** Erreur: C :/ Xilinx92i/verilog/src/glbl.v (58): Compilateur Vopt sortie # Design # Erreur Erreur lors du chargement:. Erreur lors du chargement de conception # Interruption de l'exécution des macros # MACRO / mux.fdo PAUSE à la ligne 7