problème de simulation PLL

[wccheng]

Bonjour à tous, je suis simulation transitoire de la PLL en vue schématique. Toutefois, il est si étrange pour moi. Tout d'abord, j'ai conçu le QVCO. Il serait oscillent 4GHz à 0,9 V de tension Vctrl. J'ai inclus le chargement de sortie lorsque je conçois la QVCO. Ensuite, je ne le résultat de la simulation tout PLL. Il constate que la Vctrl = 0.7V pour obtenir stable. Cependant, mon partenaire en utilisant le même circuit et exécuter la simulation dans un autre PC. Il donne Vctrl = 0,85 afin d'obtenir stable. Pourquoi se fait-il? Dois-je mettre quelque chose dans la simulation afin d'obtenir une solution cohérente? Merci wccheng

 

[tlihu]

netlists même? paramètre du même modèle? Toute différence? OS? S'il vous plaît donne plus de détails.

 

[wccheng]

tous sont les mêmes [size = 2] [color = # 999999] Ajouté après 3 heures 6 minutes: [/color] [/size] donnera pas de temps transisent affecter le résultat de la simulation dans la simulation toute PLL?

 

[LvW]

[Quote = wccheng] Will transisent pas de temps affecter le résultat de la simulation dans la simulation toute PLL [/quote] Bien sûr, il sera -? Du moins si le pas de temps est au-dessus d'une certaine limite. Une autre question: Que voulez-vous dire par "obtenir stable"??? Est-ce que signifie que la boucle est verrouillée?