Problème en cascade plusieurs étapes SH en pipeline ADC

[moisiad]

Salut à tous

J'ai conçu le sample & hold stade de 8bit ADC pipeline a, ce qui présente un très bon comportement.Cependant dans le cas où i cascade de plusieurs étapes pour réaliser l'ADC, la sortie de chaque étape devient très mauvaise (gros crampons, pas de valeurs correctes dans certains cas).
Je suppose que les frais qui est dû, qui passe d'un stade à l'autre, comme il n'y a pas de tampon entre les étapes.
Ont tout de vous remarqué ce problème?Vous avez quelque chose à proposer?

Merci

 

[SUNKING]

il est trop difficile à dire.Plusieurs facteurs peuvent causer ceux-ci: tels que la structure de circuit, PM de l'OPA, settting simulateur et ainsi de suite

 

[moisiad]

Salut SUNKING

Il faut que je reconnais que c'est assez difficile d'indiquer quel est le problème, sans même avoir vu la topologie du circuit.

Toutefois ce qu'il me semble étrange, c'est que même si le DAC est bien conçu (PM = 60, le gain de 70dB, temps d'établissement = 14ns) et l'échantillon et maintenez-circuit (de Baker - CMOS à signaux mixtes de conception de circuit, pp.355) exploite assez bon quand il est juste de conduire une charge capacitive (j'ai même réussi à obtenir le triangle Vin-Vout caractéristique), quand il conduit un stade SH la sortie est déformée.

Parce que je n'ai aucune expérience préalable dans le pipeline ADC, je serais ravi si quelqu'un se sont jamais baisser les bras avec le même genre de problème, qui est unfortunattely pas écrit dans des livres ou des documents (pour autant que je sache)

Je vous remercie pour votre temps