problème sur la synthèse

[blue1988]

Salut à tous,
notre conception a 4 ports horloge, comment peut-contrainte i ma conception de l'horloge lors de la synthèse? Je rencontre toujours violation temps de maintien, car je ne peux pas convenir le
constrain.anyone calendrier a un manuel à ce sujet? moyens, il attacher ou donner un lien, Merci.
en ce qui concerne

 

[RCA]

Je pense que vous avez définir 4 create_clock?
À l'étape de synthèse que, le temps de maintien n'a pas besoin d'être vérifier, que la configuration est gérer par la phase de synthèse.
Ce n'est qu'après le temps de maintien de fixation étape, le temps de maintien doit être contrôlée.

 

[blue1988]

RCA,
Merci pour votre raplay.
en ce qui concerne

 

[Salma Ali Bakr]

vous devriez limiter votre conception en fonction de son environnement ... vous devriez donc voir où vos entrées sont en provenance et où vos sorties vont être en mesure de peser vos ports ... Cela comprend les signaux d'horloge et de leur incertitude

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