problèmes de conception dans 74LS74 par Verilog

[MRFGUY]

Salut, Je viens de commencer à apprendre HDL et choisir d'étudier Verilog. J'essaie d'écrire D-FF (74LS74), mais il montre quelques erreurs. J'ai vu quelques exemple le D-FF, mais ceux qui ne comprenaient pas prédéfini et clair. Quel problème avec mon programme? S'il vous plaît aidez-moi. Merci beaucoup. Voici mon programme en utilisant Xilinx [color = blue] Module dffpc (d, q, preset, clair, clk); entrée D, preset, clair, CLK, la sortie Q; reg q; toujours @ (posedge CLK ou posedge clair ou posedge prédéfinie) commencer if (présélection) commencer if (clair) q

 

[nand_gates]

Vous devez modifier le code ur comme suit ... Les deux mis en asynchrone et de réinitialisation doivent être traitées de cette façon ... Ici, dans ce code prédéfini est prioritaire sur réinitialiser ...

 Module dffpc (d, q, preset, clair, clk); entrée D, preset, clair, CLK, la sortie Q; reg q; toujours @ (posedge CLK ou posedge clair ou posedge prédéfinie) commencer if (présélection) q