S
skycanny
Guest
Salut, tous les gars Utilisation de l'outil de développement fournis par Altera, j'ai généré une DCFIFO LPM que VHDL, dont la profondeur est de 128 et dont la largeur est 16bits. Puis j'ai instancié cette DCFIFO dans un fichier de plus haut niveau VHDL, et il ya seulement une composante de cette DCFIFO dans ce fichier de haut niveau VHDL. Je ne pré-simulation par Modelsim, le résultat est OK. Après la mise en œuvre du dispositif de conception sur la famille Cyclone II, je ne Simulaiton poste par Modelsim ainsi. Toutefois, le résultat de simulation post a quelques problèmes. Tout d'abord, le premier mot après "rdreq" actif dure 2 "rdclk" horloge. Deuxièmement, après "rdreq" inactive et active encore, on perd des données. Je fais de même. l'exception du cyclone, dispositif de la famille Stratix, après la simulation est bonne. Donc, je ne sais pas l'resons pour ces problèmes. Si je ignorer ces problèmes, DCFIFO LPM dose de bien travailler sur la famille Cyclone II périphérique réel. Toute aide serait appréciée!