N
no_mad
Guest
Salut, Actuellement je suis face à un problème lors de la synthèse de Xilinx XST. Le problème est ma conception a deux horloges, l'horloge principale (CLK) et le SCK. J'utilise du conseil de développement de Xilinx Spartan-IIE afin de vérifier ma conception. Par conséquent, j'ai assigné CLK à l'horloge interne et le SCK assigné à l'utilisateur broche E / S. Mais quand je l'ai mappé, il me donne cette erreur. ERREUR: MapLib: 93 - Illegal LOC sur le symbole IPAD "SCK" ou BUFGP symbole "sck_BUFGP" Toute Thanx suggestions à l'avance, no_mad